八位七段數(shù)碼管動(dòng)態(tài)顯示電路設(shè)計(jì)說明.doc

. . . .八位七段數(shù)碼管動(dòng)態(tài)顯示電路的設(shè)計(jì)一 七段顯示器介紹七段顯示器，在許多產(chǎn)品或場合上經(jīng)?？梢?。其內(nèi)部結(jié)構(gòu)是由八個(gè)發(fā)光二極管所組成，為七個(gè)筆畫與一個(gè)小數(shù)點(diǎn)，依順時(shí)針方向?yàn)锳、B、C、D、E、F、G與DP等八組發(fā)光二極管之排列，可用以顯示09數(shù)字及英文數(shù)A、b、C、d、E、F。目前常用的七段顯示器通常附有小數(shù)點(diǎn)，如此使其得以顯示阿拉伯?dāng)?shù)之小數(shù)點(diǎn)部份。七段顯示器的腳位和線路圖如下圖4.1所示( 其第一支接腳位于俯視圖之左上角 )。 圖4.1、七段顯示器俯視圖由于發(fā)光二極管只有在順向偏壓的時(shí)候才會(huì)發(fā)光。因此，七段顯示器依其結(jié)構(gòu)不同的應(yīng)用需求，區(qū)分為低電位動(dòng)作與高電位動(dòng)作的兩種型態(tài)的組件，另一種常見的說法則是共陽極( 低電位動(dòng)作 )與共陰極( 高電位動(dòng)作 )七段顯示器，如下圖4.2所示。 ( 共陽極 ) ( 共陰極 )圖4.2、共陽極(低電位動(dòng)作)與共陰極(高電位動(dòng)作)要如何使七段顯示器發(fā)光呢？對于共陰極規(guī)格的七段顯示器來說，必須使用“ Sink Current ”方式，亦即是共同接腳COM為VCC，并由Cyclone II FPGA使接腳成為高電位，進(jìn)而使外部電源將流經(jīng)七段顯示器，再流入Cyclone II FPGA的一種方式本實(shí)驗(yàn)平臺(tái)之七段顯示器模塊接線圖如下圖4.5所示。此平臺(tái)配置了八組共陽極之七段顯示器，亦即是每一組七段顯示器之COM接腳，均接連至VCC電源。而每一段發(fā)光二極管，其腳位亦均與Cyclone II FPGA接連。四位一體的七段數(shù)碼管在單個(gè)靜態(tài)數(shù)碼管的基礎(chǔ)上加入了用于選擇哪一位數(shù)碼管的位選信號(hào)端口。八個(gè)數(shù)碼管的a、b、c、d、e、f、g、h、dp都連在了一起，8個(gè)數(shù)碼管分別由各自的位選信號(hào)來控制，被選通的數(shù)碼管顯示數(shù)據(jù)，其余關(guān)閉。圖4.5、七段顯示器模塊接線圖七段顯示器之常見應(yīng)用如下 可作為與數(shù)值顯示相關(guān)之設(shè)計(jì)。n 電子時(shí)鐘應(yīng)用顯示n 倒數(shù)定時(shí)器n 秒表n 計(jì)數(shù)器、定時(shí)器n 算數(shù)運(yùn)算之?dāng)?shù)值顯示器二 七段顯示器顯示原理七段顯示器可用來顯示單一的十進(jìn)制或十六進(jìn)制的數(shù)字，它是由八個(gè)發(fā)光二極管所構(gòu)成的( 每一個(gè)二極管依位置不同而賦予不同的名稱，請參見圖4.1 ) 。我們可以簡單的說，要產(chǎn)生數(shù)字，便是點(diǎn)亮特定數(shù)據(jù)的發(fā)光二極管。例如要產(chǎn)生數(shù)字0，須只點(diǎn)亮A、B、C、D、E、F等節(jié)段的發(fā)光二極管；要產(chǎn)生數(shù)字5，則須點(diǎn)亮A、C、D、F、G等節(jié)段發(fā)光二極管，以此類推，參見圖4.6。因此，以共陽極七段顯示器而言，要產(chǎn)生數(shù)字0，必須控制Cyclone II FPGA芯片接連至A、B、C、D、E、F 等接腳呈現(xiàn)“低電位”，使電路形成通路狀態(tài)。表4.1則為共陽極七段顯示器顯示之?dāng)?shù)字編碼。圖4.6、七段顯示器顯示阿拉伯?dāng)?shù)字表4.1、共陽極七段顯示器顯示數(shù)字編碼資料DPGFEDCBA16進(jìn)制011000000C0111111001F9210100100A4310110000B0410011001995100100109261000001082711111000F881000000080本實(shí)驗(yàn)要求完成的任務(wù)是在時(shí)鐘信號(hào)的作用下，通過輸入的鍵值在數(shù)碼管上顯示相應(yīng)的鍵值。在實(shí)驗(yàn)中時(shí)，數(shù)字時(shí)鐘選擇1KHZ作為掃描時(shí)鐘，用四個(gè)撥動(dòng)開關(guān)做為輸入，當(dāng)四個(gè)撥動(dòng)開關(guān)置為一個(gè)二進(jìn)制數(shù)時(shí)，在數(shù)碼管上顯示其十六進(jìn)制的值。實(shí)驗(yàn)箱中的撥動(dòng)開關(guān)與FPGA的接口電路，以及撥動(dòng)開關(guān)FPGA的管腳連接在實(shí)驗(yàn)一中都做了詳細(xì)說明，這里不在贅述。數(shù)碼管顯示模塊的電路原理如圖4-2所示， 圖4-2 數(shù)字時(shí)鐘信號(hào)模塊電路原理三 實(shí)驗(yàn)步驟（本實(shí)驗(yàn)用VHDL文本語言實(shí)現(xiàn)八位七段數(shù)碼管動(dòng)態(tài)顯示，當(dāng)然也可用Quartus的圖形輸入法實(shí)現(xiàn)八位七段數(shù)碼管動(dòng)態(tài)顯示）1. 下面我們建立一個(gè)八位七段數(shù)碼管動(dòng)態(tài)顯示的VHDL工程1)選擇 開始 程序 Altera QuartusII5.1，運(yùn)行QUARTUSII軟件?；蛘唠p擊桌面上的QUARTUSII的圖標(biāo)運(yùn)行QUARTUSII軟件，出現(xiàn)如圖1-3所示。 圖1-3 QUARTUSII軟件運(yùn)行界面2)選擇軟件中的菜單File New Project Wizard，新建一個(gè)工程。如圖1-4所示。 圖1-4 新建工程對話框3）點(diǎn)擊圖1-4中的NEXT進(jìn)入工作目錄，工程名的設(shè)定對話框如圖1-5所示。第一個(gè)輸入框?yàn)楣こ棠夸涊斎肟?，用戶可以輸入如e:/eda等工作路徑來設(shè)定工程的目錄，設(shè)定好后，所有的生成文件將放入這個(gè)工作目錄。第二個(gè)輸入框?yàn)楣こ堂Q輸入框，第三個(gè)輸入框?yàn)轫攲訉?shí)體名稱輸入框。用戶可以設(shè)定如EXP1，一般情況下工程名稱與實(shí)體名稱相同。使用者也可以根據(jù)自已的實(shí)際情況來設(shè)定工程名和頂層文件名。注：本處的頂層文件名必須和程序的實(shí)體名一致，否則編譯會(huì)出錯(cuò)。圖1-5 指定工程名稱及工作目錄4）點(diǎn)擊NEXT，進(jìn)入下一個(gè)設(shè)定對話框，按默認(rèn)選項(xiàng)直接點(diǎn)擊NEXT進(jìn)行器件選擇對話框。如圖1-6所示。這里我們以選用CycloneII系列芯片EP2C35F672C8為例進(jìn)行介紹。用戶可以根據(jù)使用的不同芯片來進(jìn)行設(shè)定。圖1-6 器件選擇界面首先在對話框的左上方的Family下拉菜單中選取CycloneII，在中間右邊的Speed grade下拉菜單中選取8，在左下方的Available devices框中選取EP2C35F672C8，點(diǎn)擊NEXT完成器件的選取，進(jìn)入EDA TOOL設(shè)定界面如圖1-7所示。圖1-7 EDA TOOL對話框5）按默認(rèn)選項(xiàng)，點(diǎn)擊Next出現(xiàn)新建工程以前所有的設(shè)定信息，如圖1-8所示，點(diǎn)擊Finish完成新建工程的建立。圖1-8 新建工程信息2、建立VHDL設(shè)計(jì)文件1）在創(chuàng)建好設(shè)計(jì)工程后，選擇File NEW菜單，出現(xiàn)圖1-9所示的新建設(shè)計(jì)文件類型選擇窗口。這里我們以建立VHDL設(shè)計(jì)文件為例進(jìn)行說明。圖1-9 新建設(shè)計(jì)文件選擇窗口2）在New對話框（圖1-9）中選擇Device Design Files頁下的VHDL File，點(diǎn)擊OK按鈕，打開圖形編輯器對話框，如圖1-10所示。圖中標(biāo)明了常用的每個(gè)按鈕的功能3） 在文本編輯器中輸入如下VHDL程序：-下面是引用庫 -library ieee; -庫函數(shù)use ieee.std_logic_1164.all;-定義了std_logic數(shù)據(jù)類型及相應(yīng)運(yùn)算use ieee.std_logic_arith.all;-定義了signed和unsigned數(shù)據(jù)類型、相應(yīng)運(yùn)算和相關(guān)類型轉(zhuǎn)換函數(shù)use ieee.std_logic_unsigned.all;-定義了一些函數(shù)，可以使std_logic_vector類 -型被當(dāng)作符號(hào)數(shù)或無符號(hào)數(shù)一樣進(jìn)行運(yùn)算-下面是構(gòu)造實(shí)體entity exp4 is -exp4為實(shí)體名 port( clk : in std_logic; -定義動(dòng)態(tài)掃描時(shí)鐘信號(hào) key : in std_logic_vector(3 downto 0); -定義四位輸入信號(hào) ledag : out std_logic_vector(6 downto 0); -定義七位輸出信號(hào) del : out std_logic_vector(2 downto 0) -定義八位數(shù)碼管位置顯示信號(hào) ); end exp4; -結(jié)束實(shí)體-architecture whbkrc of exp4 is -whbkrc為結(jié)構(gòu)體名 begin -以begin為標(biāo)志開始結(jié)構(gòu)體的描述 process(clk) -進(jìn)程，clk變化時(shí)啟動(dòng)進(jìn)程 variable dount : std_logic_vector(2 downto 0); -變量，計(jì)數(shù) begin if clkevent and clk=1 then-檢測時(shí)鐘上升沿 dount:=dount+1;-計(jì)數(shù)器dount累加 end if; del ledag ledag ledag ledag ledag ledag ledag ledag ledag ledag ledag ledag ledag ledag ledag ledag null; end case; end process; -結(jié)束進(jìn)程 end whbkrc; -結(jié)束結(jié)構(gòu)體關(guān)于VHDL，我們以上面八位七段數(shù)碼管顯示程序?yàn)槔齺斫忉孷HDL的語法構(gòu)成，以使大家對VHDL有個(gè)整體的把握。一個(gè)VHDL程序有三部分構(gòu)成，其為 : 1.庫和包 library（設(shè)計(jì)資源）；2. 實(shí)體 entity（外部端口）3. 結(jié)構(gòu)體 architecture（內(nèi)部結(jié)構(gòu)） 庫和包 library（設(shè)計(jì)資源）的介紹1.1 use ieee.std_logic_1164.all;-定義了std_logic數(shù)據(jù)類型及相應(yīng)運(yùn)算1.2 use ieee.std_logic_arith.all;-定義了signed和unsigned數(shù)據(jù)類型、相應(yīng)運(yùn)算-和相關(guān)類型轉(zhuǎn)換函數(shù)1.3 use ieee.std_logic_unsigned.all;-定義了一些函數(shù)，可以使std_logic_vector-類型被當(dāng)作符號(hào)數(shù)或無符號(hào)數(shù)一樣進(jìn)行運(yùn)算本程序中用到3個(gè)庫函數(shù)包：如下 ： 補(bǔ)充：當(dāng)使用庫時(shí)，需要說明使用的庫名稱，同時(shí)需要說明庫中包集合的名稱及范圍；每個(gè)實(shí)體都應(yīng)獨(dú)立進(jìn)行庫的說明；庫的說明應(yīng)該在實(shí)體之前；經(jīng)過說明后，實(shí)體和結(jié)構(gòu)體就可以自動(dòng)調(diào)用庫中的資源； 實(shí)體 entity（外部端口）entity exp4 is -exp4為實(shí)體名 port( clk : in std_logic; -定義動(dòng)態(tài)掃描時(shí)鐘信號(hào) key : in std_logic_vector(3 downto 0); -定義四位輸入信號(hào) ledag : out std_logic_vector(6 downto 0); -定義七位輸出信號(hào) del : out std_logic_vector(2 downto 0) -定義八位數(shù)碼管位置顯示信 ); end exp4; -結(jié)束實(shí)體實(shí)體說明主要描述對象的外貌，即對象的輸入和輸出（I/O）的端口信息，它并不描述器件的具體功能。在電路原理圖上實(shí)體相當(dāng)于元件符號(hào)。 CLK del(20)Key（3.0） ledag(70) 圖4-9實(shí)體exp4中描述如上圖4-9輸入和輸出（I/O）的端口信息 結(jié)構(gòu)體 architecture（內(nèi)部結(jié)構(gòu)）結(jié)構(gòu)體具體指明了該設(shè)計(jì)實(shí)體的行為，定義了該設(shè)計(jì)實(shí)體的功能，規(guī)定了該設(shè)計(jì)實(shí)體的數(shù)據(jù)流程，指派了實(shí)體中內(nèi)部元件的連接關(guān)系。architecture whbkrc of exp4 is -whbkrc為結(jié)構(gòu)體名 begin -以begin為標(biāo)志開始結(jié)構(gòu)體的描述 process(clk) -進(jìn)程，clk變化時(shí)啟動(dòng)進(jìn)程 variable dount : std_logic_vector(2 downto 0); -變量，計(jì)數(shù) begin if clkevent and clk=1 then-檢測時(shí)鐘上升沿 dount:=dount+1;-計(jì)數(shù)器dount累加 end if; del ledag ledag ledag ledag ledag ledag ledag ledag ledag ledag ledag ledag ledag ledag ledag ledag null; end case; end process; -結(jié)束進(jìn)程 end whbkrc; -結(jié)束結(jié)構(gòu)體4）點(diǎn)擊保存按鈕，彈出如下選項(xiàng)，將其名命名為exp1，如下圖5）對設(shè)計(jì)文件進(jìn)行編譯QUARTUSII編譯器窗口包含了對設(shè)計(jì)文件處理的全過程。在QUARTUSII軟件中選擇processinstart compilation菜單項(xiàng)，就會(huì)自動(dòng)編譯，出現(xiàn)QUARTUSII的編譯器窗口，如下圖所示如果文件有錯(cuò)，在軟件的下方則會(huì)提示錯(cuò)誤的原因和位置，以便于使用者進(jìn)行修改直到設(shè)計(jì)文件無錯(cuò)。整個(gè)編譯完成，軟件會(huì)提示編譯成功，3 管腳分配在前面選擇好一個(gè)合適的目標(biāo)器件（在這個(gè)實(shí)驗(yàn)中選擇為EP2C35F672C8），完成設(shè)計(jì)的分析綜合過程，得到工程的數(shù)據(jù)文件以后，需要對設(shè)計(jì)中的輸入、輸出引腳指定到具體的器件管腳號(hào)碼，指定管腳號(hào)碼稱為管腳分配或管腳鎖定。這里介紹兩種方法進(jìn)行管腳鎖定。1）點(diǎn)擊Assignments菜單下面的Assignment Editor，進(jìn)入到引腳分配窗口。如圖1-15所示。圖1-15 進(jìn)入引腳分配界面首先將要分配管腳的信號(hào)放置在To下方。雙擊To下方的New，如圖1-15所示則會(huì)出現(xiàn)如圖1-16所示界面。 圖1-16 信號(hào)選擇對話框選擇Node Finder進(jìn)入如圖1-17所示的Node Finder對話框界面。按圖1-17中樣例設(shè)置參數(shù)。在Filter窗口選擇Pins：all，在Named窗口中輸入“*”，點(diǎn)擊List在Nodes Found窗口出現(xiàn)所有信號(hào)的名稱，點(diǎn)擊中間的 按鈕則Selected Nodes窗口下方出現(xiàn)被選擇的端口名稱。雙擊OK按鈕，完成設(shè)置。進(jìn)入管腳分配窗口，如圖1-18所示。圖1-17 Node Finder對話框圖1-18 管腳分配在圖1-18中以鎖定端口key0的管腳為例，其它端口的管腳鎖定與其基本一致。選擇端口key0的對應(yīng)Assignment Name 待其變?yōu)樗{(lán)色，雙擊之，出現(xiàn)下拉菜單選取如圖1-18所示的Location（Accepts wildcards/groups）選項(xiàng)。選擇端口key0的對應(yīng)Value欄， 待其變?yōu)樗{(lán)色，依照表1-2所示的硬件與FPGA的管腳連接表（或附錄），輸入對應(yīng)的管腳名AC22，按回車鍵，軟件將自動(dòng)將其改為PIN_ AC22，同時(shí)藍(lán)色選擇條會(huì)自動(dòng)跳轉(zhuǎn)到Value欄的下一行，這表明軟件已經(jīng)將輸入端口key0分配到FPGA的AC22引腳上，如圖1-19所示。圖1-19 給key0端口進(jìn)行管腳分配用同樣的方法，依照表4-2和所示的硬件與FPGA的管腳連接表（或附錄），對其它端口進(jìn)行管腳分配，如圖1-20所示。圖1-20所有引腳全部分配結(jié)束后的軟件窗口端口名使用模塊信號(hào)對應(yīng)FPGA管腳說 明CLK數(shù)字信號(hào)源N2時(shí)鐘為1KHZKEY0撥動(dòng)開關(guān)K1AC22二進(jìn)制數(shù)據(jù)輸入KEY1撥動(dòng)開關(guān)K2AD23KEY2撥動(dòng)開關(guān)K3AB8KEY3撥動(dòng)開關(guān)K4AA9LEDAG0數(shù)碼管A段V17十六進(jìn)制數(shù)據(jù)輸出顯示LEDAG1數(shù)碼管B段W16LEDAG2數(shù)碼管C段W15LEDAG3數(shù)碼管D段L10LEDAG4數(shù)碼管E段V14LEDAG5數(shù)碼管F段V13LEDAG6數(shù)碼管G段W12DEL0位選DEL0U12DEL1位選DEL1V20DEL2位選DEL2V21表4-2端口管腳分配表值得注意的是，當(dāng)管腳分配完之后一定要進(jìn)行再進(jìn)行一次全編譯，以使分配的管腳有效。4、對設(shè)計(jì)文件進(jìn)行仿真1）創(chuàng)建一個(gè)仿真波形文件，選擇QUARTUSII軟件FileNew，進(jìn)行新建文件對話框。如圖1-24所示。選取對話框的Other File標(biāo)簽頁，從中選取Vector Waveform File，點(diǎn)擊OK按鈕，則打開了一個(gè)空的波形編輯器窗口，如圖1-25所示。圖1-24 新建文件對話框 圖1-25 波形編輯器2）設(shè)置仿真結(jié)束時(shí)間，波形編輯器默認(rèn)的仿真結(jié)束時(shí)間為1S，根據(jù)仿真需要，可以自由設(shè)置仿真的結(jié)束時(shí)間。選擇QUARTUSII軟件的EditEnd Time命令，彈出線路束時(shí)間對話框，在Time框辦輸入仿真結(jié)束時(shí)間，點(diǎn)擊OK按鈕完成設(shè)置。3）加入輸入、輸出端口，在波形編輯器窗口左邊的端口名列表區(qū)點(diǎn)擊鼠標(biāo)右鍵，在彈出的右鍵菜單中選擇Insert Node or Bus命令，在彈出的Insert Node or Bus對話框如圖1-26所示界面中點(diǎn)擊Node Finder按鈕。圖1-26 Insert Node or Bus對話框在出現(xiàn)的Node Finder界面中，如圖1-27所示，在Filter列表中選擇Pins：all，在Named窗口中輸入“*”，點(diǎn)擊List在Nodes Found窗口出現(xiàn)所有信號(hào)的名稱，點(diǎn)擊中間的按鈕則Selected Nodes窗口下方出現(xiàn)被選擇的端口名稱。雙擊OK按鈕，完成設(shè)置，回到圖1-26所示的Insert Node or Bus對話框，雙擊OK按鈕，所有的輸入、輸出端口將會(huì)在端口名列表區(qū)內(nèi)顯示出來，如圖1-28所示。圖1-27 Node Finder對話框圖1-28 在波形編輯器中加入端口4）編輯輸入端口波形，即指定輸入端口的邏輯電平變化，在如圖1-28所示的波形編輯窗口中，選擇要輸入波形的輸入端口如clk端口，在端口名顯示區(qū)左邊的波形編輯器工具欄中有要輸入的各種波形，其按鈕說明如圖1-29所示。根據(jù)仿真的需要輸入波形。以添加輸入端口波形clk為例來講解如何操作:在添加完輸入，輸出端口后，在每個(gè)端口的左邊會(huì)出現(xiàn)I 或者O字樣，分別代表輸入，輸出，我們只需要添加輸入端口波形，首先單擊Edit-Edn Time 左邊第一行輸入10 ，第二行輸入us ，完畢后單擊OK，完成了整個(gè)仿真時(shí)間的設(shè)置。然后用波形編輯工具選中Clk的0到40ns后,然后單擊高電平，該段波形高電平1，用同樣的方法編輯其他時(shí)段的波形和其他輸入端口的波形,參照圖1-30 編輯輸入端口波形。注：輸入波形的時(shí)間不能過小，最好能達(dá)到每段波形最小間隔40ns，否則很可能由于延時(shí)造成結(jié)果的不如意。完成后如圖1-30所示。最后選擇軟件的FileSave進(jìn)行保存。圖1-29 波形編輯器工具欄圖1-30 編輯輸入端口波形5）指定仿真器設(shè)置，在仿真過程中有時(shí)序仿真和功能仿真之分，在這里介紹功能仿真。在QUARTUSII軟件中選擇ToolSimulator Tool命令，打開仿真器工具窗口，如圖1-31所示。圖1-31 仿真器工具窗口 圖1-31按圖1-31上的提示，首先產(chǎn)生功能仿真網(wǎng)表文件，點(diǎn)擊產(chǎn)生功能仿真網(wǎng)表的按鈕Generate Functional Simulation Netlist，產(chǎn)生功能仿真網(wǎng)表，然后點(diǎn)擊開始仿真的START按鈕開始進(jìn)行仿真，直到仿真進(jìn)度條為100%完成仿真。點(diǎn)擊仿真報(bào)告窗口按鈕Report，觀察仿真波形。如圖1-32所示。圖1-32 仿真波形5、從設(shè)計(jì)文件到目標(biāo)器件的加載 完成對器件的加載有兩種形式，一種是對目標(biāo)器件進(jìn)行加載文件，一種是對目標(biāo)器件的配置芯片進(jìn)行加載。這里我們介紹對目標(biāo)器件EP2C35F672C8進(jìn)行加載的方法。 1）使用下載電纜將PC機(jī)與實(shí)驗(yàn)系統(tǒng)連接起來。2）選擇QUARTUSII軟件的ToolProgrammer命令，進(jìn)行編程器窗口，如圖1-33所示，如果沒有設(shè)置編程硬件，則編程硬件類型為No Hardware，需要對編程硬件進(jìn)行設(shè)置。點(diǎn)擊Hardware Setup編程硬件設(shè)置按鈕，進(jìn)行如圖1-34所示的編程硬件設(shè)置對話框。圖1-33 編程器窗口圖 1-33圖1-34 編程器硬件設(shè)置對話框3）點(diǎn)擊Add Hardware按鈕，出現(xiàn)Add Hardware對話框，如圖1-35所示。圖1