2017-2019北京市集成電路設(shè)計大賽試題(數(shù)字).pdf

1 簡易數(shù)據(jù)傳輸加密處理電路 設(shè)計一個簡易的數(shù)據(jù)傳輸加密處理電路 包括數(shù)據(jù)源生成電路 密碼流生成 電路 數(shù)據(jù)加密電路 數(shù)據(jù)傳輸電路 數(shù)據(jù)解密電路 測試驗證用 題目包含 基本要求和發(fā)揮部分 題目不涉及實體硬件電路 所有功能的設(shè)計及仿真均在 EDA 開發(fā)環(huán)境中實現(xiàn) 競賽根據(jù)總體設(shè)計框圖及說明 各個模塊電路設(shè)計說明 時序說明 仿真結(jié)果 資源報告 設(shè)計總結(jié)和程序源代碼評定成績 一 一 任務(wù)任務(wù) 設(shè)計一個簡易數(shù)據(jù)傳輸加密處理電路 實現(xiàn)對數(shù)據(jù)源數(shù)據(jù)進(jìn)行加密并將密文 數(shù)據(jù)進(jìn)行串行傳輸 同時設(shè)計一個數(shù)據(jù)接收及解密電路 將密文數(shù)據(jù)解密成明文 數(shù)據(jù)并存儲在 RAM 中 用來驗證加解密電路 簡易數(shù)據(jù)傳輸加密處理電路的系統(tǒng)框圖如圖 1 所示 待加密的數(shù)據(jù)由數(shù)據(jù)源數(shù)據(jù)源 生成電路生成電路產(chǎn)生 V1 為待加密數(shù)據(jù) 密鑰數(shù)據(jù)由偽隨機序列生成電路偽隨機序列生成電路產(chǎn)生 V2 為 密鑰數(shù)據(jù)流 數(shù)據(jù)加密及傳輸電路數(shù)據(jù)加密及傳輸電路將 V1 和 V2 進(jìn)行加密生成密文數(shù)據(jù) 并將密 文數(shù)據(jù) V3 串行輸出 數(shù)據(jù)接收及解密電路數(shù)據(jù)接收及解密電路將接收到的密文數(shù)據(jù) V3 與解密數(shù)據(jù) 流 V4 進(jìn)行解密運算得到明文數(shù)據(jù) V5 隨即將明文數(shù)據(jù) V5 存入 RAM 中 數(shù)據(jù)源 生成電路 偽隨機序列 生成電路 數(shù)據(jù)加密 及傳輸電路 數(shù)據(jù)接收 及解密電路 偽隨機序列 生成電路 RAM V1V3V5 V2V4 圖 1 簡易數(shù)據(jù)傳輸加密處理電路的系統(tǒng)框圖 二 二 要求要求 1 基本要求基本要求 1 設(shè)計一個數(shù)據(jù)源生成電路 a 待加密數(shù)據(jù) V1 由數(shù)據(jù)源生成電路產(chǎn)生 電路需設(shè)計必要的輸入 輸出 控制信號和數(shù)據(jù)輸出接口 b 數(shù)據(jù)源輸出的待加密數(shù)據(jù) V1 為 4bit 寬度的并行數(shù)據(jù) c 每次使能信號到來 數(shù)據(jù)源生成電路將依次輸出從 0 到 15 的二進(jìn)制數(shù) 據(jù) 共計 16 個 4bit 數(shù)據(jù) 每次時鐘的上升沿將數(shù)據(jù)推出 時序圖如圖 2 所示 XXXX000000010010001101001100110111101111地址總線 4bit 數(shù)據(jù)總線 4bit 時鐘 0000000100100011010010111100110111101111 使能信號 XXXX 1011 XXXX XXXX XXXX XXXX XXXX XXXX 圖 2 數(shù)據(jù)源生成電路時序圖 2 設(shè)計一個偽隨機序列生成電路用來產(chǎn)生加密和解密的密鑰數(shù)據(jù) a 密鑰數(shù)據(jù)流 V2 由偽隨機序列生成電路產(chǎn)生 電路需設(shè)計必要的輸入 輸出控制信號和數(shù)據(jù)輸出接口 b 密鑰數(shù)據(jù)流 V2 為 1bit 的串行數(shù)據(jù) c 密鑰數(shù)據(jù)流 V2 為 1 2 5的 m 序列 設(shè)其初始狀態(tài)為 a4 a3 a2 a1 a0 1 0 1 0 1 每次時鐘的上升沿將數(shù)據(jù)推出 3 設(shè)計數(shù)據(jù)加密及傳輸電路 a 數(shù)據(jù)加密及傳輸電路需設(shè)計必要的輸入 輸出控制信號和數(shù)據(jù)輸入 輸 出接口 b 電路將 V1 的并行數(shù)據(jù)和 V2 的串行數(shù)據(jù)進(jìn)行加密運算 并將加密后的 密文數(shù)據(jù) V3 以串行發(fā)送方式傳輸 c 傳輸協(xié)議可使用常用的串行傳輸協(xié)議 也可根據(jù)題目要求使用自定義 串行傳輸協(xié)議 4 設(shè)計數(shù)據(jù)接收及解密電路 a 數(shù)據(jù)接收及解密電路需設(shè)計必要的輸入 輸出控制信號和數(shù)據(jù)輸入 輸 出接口 b 電路根據(jù)串行傳輸協(xié)議接收密文數(shù)據(jù) V3 并將 V3 和 V4 進(jìn)行解密運 算 解密出的明文數(shù)據(jù) V5 為 4bit 寬度的并行數(shù)據(jù) 注 由于解密過 程為加密過程的逆過程 因此密鑰數(shù)據(jù)流可直接調(diào)用加密過程中的偽 隨機序列生成電路來生成 V4 c 為驗證解密數(shù)據(jù) 電路需將明文數(shù)據(jù)寫入 RAM 中 RAM 可不用設(shè)計 但解密電路需產(chǎn)生寫入 RAM 的控制信號 控制信號如圖 3 所示 0000000100100011010001010110011110001001101010111100110111101111 XXXX 地址總線 4bit 數(shù)據(jù)總線 4bit 時鐘 XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX 圖 3 RAM 寫入時序圖 2 發(fā)揮部分發(fā)揮部分 數(shù)據(jù)源 生成電路 偽隨機序列 生成電路 數(shù)據(jù)加密 及傳輸電路 數(shù)據(jù)接收 及解密電路 偽隨機序列 生成電路 RAM V3V5 V4 參數(shù)配置 V6V2V6 圖 4 簡易數(shù)據(jù)傳輸加密處理電路的系統(tǒng)框圖 發(fā)揮部分 1 要求數(shù)據(jù)加密及傳輸電路增加參數(shù)配置接口 如圖 4 所示 a 參數(shù)配置接口為 4bit 輸入數(shù)據(jù) 配置數(shù)據(jù)可由用戶給定 b 參數(shù)配置數(shù)據(jù)即為 m 序列的初始狀態(tài)值 數(shù)據(jù)加密及傳輸電路可根據(jù) 參數(shù)配置數(shù)據(jù) V6 配置偽隨機序列生成電路 使其根據(jù)不同的初始狀態(tài) 值產(chǎn)生不同的密鑰數(shù)據(jù)流 c V3 的密文數(shù)據(jù)需加入?yún)?shù)配置頭 配置頭格式自定義 以備數(shù)據(jù)接收 及解密電路解析出配置參數(shù)的數(shù)值 2 要求數(shù)據(jù)接收及解密電路增加參數(shù)配置解析功能 a 由于 V3 密文數(shù)據(jù)中加入了參數(shù)配置頭 電路需正確解析出配置參數(shù) V6 并將 V6 值配置給偽隨機序列生成電路 才能產(chǎn)生與加密密鑰相同 的 V4 密鑰數(shù)據(jù)流 三 三 說明說明 1 題目相關(guān)的必要說明題目相關(guān)的必要說明 用 Quartus II 建立工程時 選擇 Cyclone II 系列的 EP2C35F672C6 作為目標(biāo) 器件 硬件描述語言使用 VHDL 或 Verilog 均可 并在關(guān)鍵代碼部分需進(jìn)行注釋 2 m 序列簡介序列簡介 m 序列是最長線性反饋移位寄存器序列的簡稱 它是由線性反饋的移位寄存 器產(chǎn)生的周期最長的序列 以一個 4 級線性反饋移位寄存器為例給出一個 m 序 列的例子 設(shè)其初始狀態(tài)為 a3 a2 a1 a0 1 0 0 0 則在移位一次 時 由 a3和 a0模 2 相加產(chǎn)生新的輸入 a4 1 0 1 新的狀態(tài)變?yōu)?a4 a3 a2 a1 1 1 0 0 這樣移位 15 次后又回到初始狀態(tài) 1 0 0 0 產(chǎn)生的 m 序列如圖 5 所示 圖 5 m 序列的產(chǎn)生 3 加密解密原理簡介加密解密原理簡介 根據(jù)異或運算的可逆性 對任意的兩串二進(jìn)制數(shù)做異或運算 得到的結(jié)果再 與其中任意一串二進(jìn)制數(shù)做異或運算 之后將得到另一串二進(jìn)制數(shù) 即 a b c 則 b c a a b c 分別表示一串二進(jìn)制數(shù) 那么 若 a 是想要加密的信 息 則有一密鑰 b 對 a 和 b 做異或運算 得到的 c 就是加密后的信息 可進(jìn)行 傳輸 得到 c 后 只需要再與 b 做異或運算 即可得到原信息 a 若應(yīng)用到字符 串上 則字符串上每一個字符都表示一串二進(jìn)制數(shù) 四 四 評分標(biāo)準(zhǔn)評分標(biāo)準(zhǔn) 設(shè) 計 報 告 項目 主要內(nèi)容 分值 系統(tǒng)方案 方案選擇 論證 4 理論分析與計算 進(jìn)行必要的分析 計算 4 電路與程序設(shè)計 電路設(shè)計 程序設(shè)計 4 測試方案與測試結(jié)果 表明測試方案和測試結(jié)果 4 設(shè)計報告結(jié)構(gòu)及規(guī)范性 表格的規(guī)范性 4 小計 20 基 本 要 求 完成第 1 項目 10 完成第 2 項目 10 完成第 3 項目 25 完成第 4 項目 15 小計 60 發(fā) 揮 部 分 完成第 1 項目 10 完成第 2 項目 10 小計 20 總分 100 設(shè)計報告內(nèi)容 設(shè)計報告內(nèi)容 1 設(shè)計思路概述 2 總體設(shè)計框圖及詳細(xì)說明 3 時序說明 4 模塊設(shè)計框圖 引腳說明 相關(guān)時序 5 代碼及必要注釋 6 仿真結(jié)果 對頂層電路及中間信號的仿真時序圖進(jìn)行必要的截圖 并做必要 的說明 對頂層電路的綜合結(jié)果進(jìn)行截圖 7 結(jié)論 8 其它需要說明的內(nèi)容 2 任意波形發(fā)生電路 設(shè)計任意波形發(fā)生器電路 包括參數(shù)配置電路 相位計算電路 波形映射電 路 波形控制電路 題目包含基本要求和發(fā)揮部分 題目不涉及實體硬件電路 所有功能的設(shè)計及仿真均在 EDA 開發(fā)環(huán)境中實現(xiàn) 競賽根據(jù)總體設(shè)計框圖及說 明 各個模塊電路設(shè)計說明 時序說明 仿真結(jié)果 資源報告 設(shè)計總結(jié)和程序 源代碼評定成績 一 一 任務(wù)任務(wù) 設(shè)計一個任意波形發(fā)生電路 產(chǎn)生正弦波 鋸齒波 三角波和矩形脈沖等 對于正弦波 實現(xiàn)掃頻功能 模擬存在多普勒效應(yīng)下的正弦波形 對于矩形脈沖 波形 實現(xiàn)脈沖占空比可調(diào) 任意波形發(fā)生電路的基本結(jié)構(gòu)如圖1所示 主要包括控制和DDS兩個部分 DDS 是波形產(chǎn)生的核心部分 通過相位累加和波形查表兩個模塊組成 控制部 分主要完成通過對頻率控制字 FW和相位控制字 PW的配置實現(xiàn)正弦波掃頻控制 和脈沖占比控制 W P 查表 ROM W F 相位累加 N bit 控制 部分 DDS 圖 1 任意波形發(fā)生電路的基本結(jié)構(gòu)框圖 二 二 要求要求 1 器件采用器件采用 CycloneII EP2C35F672C6 2 基本要求基本要求 1 設(shè)計 DDS 電路 a DDS 工作時鐘 fs 為 100MHz b DDS 能夠產(chǎn)生正弦 鋸齒波 三角波和矩形脈沖波 c 各個波形的相位和頻率均可配置 d 實現(xiàn)要求 內(nèi)部 ROM 的查詢深度不少于 1024 頂層模塊如圖 2 所示 其中 sel 信號為多路輸出選通信號 當(dāng)為二進(jìn)制 00 時輸出正弦波 當(dāng)為二進(jìn)制 01 時輸出鋸齒波 當(dāng)為二進(jìn)制 10 時輸出三角波 當(dāng)為二進(jìn)制 11 時輸出矩形脈沖波形 freq w 為頻率控制字 位寬 位寬為 32 位 pha w 為相位控制字 位寬為 32 位 wave o1 為波形輸 出 位寬為 16 top1 freq w pha w sel clk wave o1 圖 2 2 設(shè)計掃頻控制模塊 a 實現(xiàn)兩種掃頻模式 分別是線性掃頻和正弦掃頻 b 線性掃頻模式 以輸出頻率 out 1MHz 為例 線性掃頻起始頻率為 out 以 1kHz us 的掃描速度 線性掃描至最大頻偏 100kHz 再以 1kHz s 的掃描速度 掃描至最小頻偏 100kHz 掃描軌跡可視為三角波 掃頻 過程循環(huán)往復(fù) 掃描軌跡盡可能連續(xù) c 正 弦 掃 頻 模 式 即 掃 頻 軌 跡 為 正 弦 曲 線 掃 頻 范 圍 同 樣 為 100kHz 100kHz 最大掃描速率為 1kHz us 同樣 掃描軌跡盡可 能連續(xù) d 實現(xiàn)要求 頂層模塊如圖 3 所示 rst 為復(fù)位信號 0 有效 sel 為掃 頻模式選擇 1 為線性掃頻 0 為正弦波掃頻 wave o2 為掃頻波 形輸出 位寬為 16 位 ctrl o 為掃頻控制波形 位寬為 32 位 top2 sel clk wave o2 ctrl o rst 圖 3 3 設(shè)計占空比控制模塊 a 分別以 1 2 1 4 兩種占空比輸出矩形脈沖波形 脈沖波形的頻率為 5MHz b 以 1 3 1 7 兩種占空比輸出矩形脈沖波形 脈沖波形的頻率同上 c 盡量保證占空比的精度 d 實現(xiàn)要求 頂層模塊如圖 4 所示 rst 為復(fù)位信號 0 有效 sel 為多 路選通信號 00 為占空比為 1 2 的矩形脈沖波形 01 為占空比為 1 4 的矩形脈沖波形 10 為占空比為 1 3 的矩形脈沖波形 11 為 占空比為 1 7 的矩形脈沖波形 wave o3 為輸出的矩形脈沖 位寬為 1 top3 sel clk wave o3 rst 圖 4 3 發(fā)揮部分發(fā)揮部分 1 要求掃頻模式可配置 掃頻參數(shù)可配置 a 掃頻模式可配置為線性掃頻和正弦掃頻兩種方式 b 線性掃頻 掃頻范圍和掃頻速度可配置 掃頻范圍配置可限制在 200kHz 200kHz 掃頻速度配置可限制在 4kHz us 4kHz us c 正弦掃頻 掃頻范圍和掃頻最高速度可配置 掃頻范圍配置可限制在 200kHz 200kHz 掃頻速度配置可限制在 4kHz us 4kHz us d 實現(xiàn)要求 頂層模塊如圖 5 所示 rst 為復(fù)位信號 0 有效 sel 為 1 輸出線性掃頻波形 sel 為 0 輸出正弦掃頻波形 scan r 為掃頻范圍 輸入 位寬為 18 最小表示量為 1Hz scan v 為掃頻速率 位寬為 12 最小表示量為 1Hz us Wave o4 為輸出掃頻波形 位寬為 16 ctrl o 為掃頻控制波形 位寬為 16 位 top4 sel clkwave o4 scan r scan v ctrl o rst 圖 5 2 要求矩形脈沖波形的占空比可連續(xù)可調(diào) 實現(xiàn)要求 頂層模塊如如 6 所示 rst 為復(fù)位信號 0 有效 pul r 為占 空比輸入 位寬為 10 10 位均為小數(shù)位 即最小量為 1 1024 wave o5 為輸出矩形脈沖波形 位寬為 16 top5 clk wave o5 pul r rst 圖 6 三 三 說明說明 DDS 簡介 DDS 的核心是相位累加器和 ROM 查找表 在系統(tǒng)時鐘 fs 的控 制下 相位累加器對頻率控制字進(jìn)行線性累加 FW 輸出的和再與相位控制字 PW相加后作為地址 對 ROM 進(jìn)行查表 其中 2 2 2 四 四 評分標(biāo)準(zhǔn)評分標(biāo)準(zhǔn) 設(shè) 計 報 告 項目 主要內(nèi)容 分值 系統(tǒng)方案 方案選擇 論證 4 理論分析與計算 進(jìn)行必要的分析 計算 4 電路與程序設(shè)計 電路設(shè)計 程序設(shè)計 4 測試方案與測試結(jié)果 表明測試方案和測試結(jié)果 4 設(shè)計報告結(jié)構(gòu)及規(guī)范性 表格的規(guī)范性 4 小計 20 基 本 要 求 完成第 1 項目 30 完成第 2 項目 15 完成第 3 項目 15 小計 60 發(fā) 揮 部 分 完成第 1 項目 10 完成第 2 項目 10 小計 20 總分 100 實驗報告內(nèi)容 1 設(shè)計思路概述 2 總體設(shè)計框圖及詳細(xì)說明 針對每一個頂層實體分別說明 3 模塊設(shè)計框圖 引腳說明 相關(guān)時序 4 代碼及必要注釋 5 仿真結(jié)果及分析 6 結(jié)論及資源和時序情況說明 7 其它需要說明的內(nèi)容 3 數(shù)字ASK調(diào)制系統(tǒng) 一 設(shè)計任務(wù) 設(shè)計一個簡易數(shù)字信號 ASK 調(diào)制系統(tǒng) 系統(tǒng)數(shù)字基帶信號 V1為 m 序列偽 隨機信號 載波信號 V2為正弦波周期信號 V3為 V1經(jīng)二進(jìn)制幅移鍵控調(diào)制后的 輸出 系統(tǒng)輸入為 CLOCK 和 RESET 信號 CLOCK 是系統(tǒng)時鐘信號 上升沿觸 發(fā) RESET 為系統(tǒng)異步復(fù)位信號 高有效 二 要求 1 CLOCK 和 RESET 輸入信號如圖 1 所示 圖 1 CLOCK 和 RESET 信號 2 仿真器件選擇 CycloneII 系列 EP2C35F672C6 3 m 序列的特征方程為 35 f x 1 x x 數(shù)字信號 V1碼速率為 3 2kbps 其復(fù) 位狀態(tài)為 最高位為 1 其余各位均為 0 4 正弦載波信號 V2頻率為 10kHz 一個周期內(nèi)采樣 16 個樣值 幅值分別為 以下數(shù)字以十進(jìn)制數(shù)表示 128 179 222 249 254 238 202 154 101 53 17 1 6 33 76 127 三 說明 1 m序列根據(jù)所給定的特征多項式f x 采用線性移位寄存器來產(chǎn)生 移位寄存 器狀態(tài)信號M seq REG需預(yù)留仿真輸出端口 2 V1 V2 V3信號及內(nèi)部控制時鐘信號均需預(yù)留仿真輸出端口 CLOCK RESET t ns t ns 31 2562 5 31 25 93 75125156 250 1 1 0 四 設(shè)計報告內(nèi)容 1 設(shè)計思路概述 2 總體設(shè)計框圖及詳細(xì)說明 3 時序說明 給出理論分析與計算 4 模塊設(shè)計框圖 引腳說明 相關(guān)時序 5 程序代碼及必要的注釋 6 結(jié)果 給出系統(tǒng)編譯綜合結(jié)果 給出CLOCK及RESET輸入下系統(tǒng)內(nèi)部模塊 時鐘信號 V1 V2 V3信號以及生成m序列的移位寄存器狀態(tài)信號M seq REG 的仿真結(jié)果 7 結(jié)論 8 其它需要說明的內(nèi)容 五 評分標(biāo)準(zhǔn) 項目 主要內(nèi)容 滿分 設(shè)計報告 電路與程序設(shè)計 設(shè)計思路 總體設(shè)計框圖 時序說明 包括理論分析與計算 模塊設(shè)計框圖 引腳說明及時序 程序及注釋 15 測試方案與測試結(jié)果 測試結(jié)果完整性 測試結(jié)果分析 10 設(shè)計報告結(jié)構(gòu)及規(guī)范性 正文結(jié)構(gòu)規(guī)范 圖表的完整與準(zhǔn)確性 5 總分總分 30 設(shè)計任務(wù) 生成內(nèi)部模塊時鐘信號 15 產(chǎn)生基帶信號 V1 15 產(chǎn)生正弦載波信號 V2 15 產(chǎn)生 2ASK 調(diào)制信號 V3 15 系統(tǒng)復(fù)位功能 10 總分總分 70 合計合計 100 試題一 簡易電子計算器電路設(shè)計 設(shè)計一個簡易的電子計算器電路 包括數(shù)據(jù)輸入處理電路 算數(shù)運算電路 包 含加法 減法 乘法 除法和開方算數(shù)運算 運算結(jié)果處理電路 所有運算電 路的設(shè)計均不可使用 IP 核及查找表方式進(jìn)行設(shè)計 題目包含基本要求和發(fā)揮部 分 題目不涉及實體硬件電路 所有功能的設(shè)計及仿真均在 EDA 開發(fā)環(huán)境中實 現(xiàn) 競賽根據(jù)總體設(shè)計框圖及說明 各個模塊電路設(shè)計說明 時序說明 仿真結(jié) 果 資源報告 設(shè)計總結(jié)和程序源代碼評定成績 一 一 任務(wù)任務(wù) 設(shè)計一個簡易的電子計算器電路 可實現(xiàn)整數(shù) 0 99999999 的加 減 乘 除和開方的算數(shù)運算 運算的結(jié)果可以保存在運算結(jié)果處理電路中 后續(xù)的 顯示電路可以訪問電路中的數(shù)據(jù)并負(fù)責(zé)顯示運算結(jié)果 顯示電路不在題目的設(shè)計 范圍內(nèi) 但運算結(jié)果處理電路要保留數(shù)據(jù)接口 用來驗證運算結(jié)果 電子計算器電路的系統(tǒng)框圖如圖 1 所示 包括獨立按鍵電路 數(shù)據(jù)輸入處理 電路 算數(shù)運算電路和運算結(jié)果處理電路 789 456 123 AC 0 數(shù)據(jù)輸入 處理電路 U1 算數(shù)運算 電路 U2 運算結(jié)果 處理電路 U3 KEY 16 0 圖 1 簡易電子計算器電路的系統(tǒng)框圖 獨立按鍵電路由 17 個獨立按鍵組成 每一個按鍵的電路如圖 2 所示 按鍵 定義如表 1 所示 圖 2 按鍵電路圖 表 1 獨立按鍵定義 按鍵標(biāo)識 按鍵功能 引腳標(biāo)號 按鍵標(biāo)識 按鍵功能 引腳標(biāo)號 9 數(shù)字 9 KEY 0 AC 輸入清零 KEY 10 8 數(shù)字 8 KEY 1 開方運算 KEY 11 7 數(shù)字 7 KEY 2 除法運算 KEY 12 6 數(shù)字 6 KEY 3 乘法運算 KEY 13 5 數(shù)字 5 KEY 4 減法運算 KEY 14 4 數(shù)字 4 KEY 5 加法運算 KEY 15 3 數(shù)字 3 KEY 6 等于 KEY 16 2 數(shù)字 2 KEY 7 1 數(shù)字 1 KEY 8 0 數(shù)字 0 KEY 9 二 二 要求要求 1 基本要求基本要求 1 設(shè)計數(shù)據(jù)輸入處理電路設(shè)計數(shù)據(jù)輸入處理電路 U1 a 數(shù)據(jù)輸入處理電路數(shù)據(jù)輸入處理電路 之后用 U1 表示 頂層實體如圖 3 所示 其中 CLK 為時鐘輸入 KEY 16 0 為 17 個獨立按鍵輸入信號 低電平有效 BUSY P 為運算結(jié)果處理電路運算結(jié)果處理電路 之后用 U3 表示 反饋信號 高電平有 效 BUSY A 為算數(shù)算數(shù)運算電路運算電路 之后用 U2 表示 反饋信號 高電平 有效 DATA1 26 0 為第一個運算數(shù)輸出 DATA2 26 0 為第二個運算 數(shù)輸出 ARITH 2 0 為運算控制 EN 為數(shù)據(jù)使能信號 高電平有效 圖 3 數(shù)據(jù)輸入處理電路頂層實體 b 電子計算器通過 17 個獨立按鍵將運算信息發(fā)送給 U1 U1 將獨立按鍵 輸入 KEY 16 0 的信息轉(zhuǎn)換為二進(jìn)制運算數(shù)據(jù) DATA1 26 0 與 DATA2 26 0 和算數(shù)命令字 ARITH 2 0 并通過數(shù)據(jù)使能 EN 傳遞給 U2 進(jìn)行運算處理 參考時序如圖 4 所示 其中按鍵低電平有效時間 t1 不小于 200ms 按鍵與按鍵時間間隔 t2 不小于 500ms 算數(shù)命令字 010 代表乘法運算 設(shè)計者需自行定義命令字 KEY 6 KEY 13 KEY 4 KEY 16t1 DATA1 26 0 DATA2 26 0 ARITH 2 0 EN 0 x0000003 0 x0000005 010 圖 4 參考時序圖 c U1 可接受的輸入格式有 2 種 第一種為加減乘除運算輸入格式 第二 種為開方運算輸入格式 第一種輸入格式為 不超過 8 位的十進(jìn)制數(shù)據(jù) 運算符號 加 減 乘 除運算中的一種 不超過 8 位的十進(jìn)制數(shù)據(jù) 等于按鍵 如 10901331 166 3 360 13355 631 均為有 效輸入 圖 4 的輸入的內(nèi)容即為 3 5 第二種輸入格式為 不超過 8 位的十進(jìn)制數(shù)據(jù) 開方運算符號 如 11223344 9 均為有效 輸入 開方運算時 U1 將運算數(shù)值賦給 DATA1 26 0 DATA2 26 0 為 無效數(shù)據(jù) U2 只讀取 DATA1 26 0 的數(shù)據(jù) d U1 識別按鍵為有效輸入時 將獨立按鍵信號轉(zhuǎn)換為二進(jìn)制值賦給 DATA1 26 0 DATA2 26 0 和 ARITH 2 0 待數(shù)據(jù)穩(wěn)定后觸發(fā) EN 使 能信號 U2 根據(jù) EN 使能信號觸發(fā)算數(shù)運算 當(dāng) U1 識別按鍵為無效 輸入時 EN 使能信號保持低電平 e 在按鍵輸入過程中 當(dāng) U1 識別輸入按鍵為 AC 時 將清除之前所有 的輸入信息 f U1 需監(jiān)測反饋信號 BUSY A 和 BUSY P 如果反饋信號為高電平 說 明 U2 或 U3 還沒有完成運算或處理工作 因此這時再有按鍵輸入 U1 不處理按鍵輸入信號 直至 BUSY A 和 BUSY P 均為低電平時為止 2 設(shè)計設(shè)計算數(shù)算數(shù)運算電路運算電路 U2 a 算數(shù)算數(shù)運算電路運算電路頂層實體如圖5所示 其中CLK為時鐘輸入 DATA1 26 0 為第一個運算數(shù)輸入 DATA2 26 0 為第二個運算數(shù)輸入 ARITH 2 0 為運算控制輸入 EN 為使能信號輸入 DATA 53 0 為運算結(jié)果輸出 DATA LATCH 為數(shù)據(jù)鎖存信號 上升沿鎖存 BUSY 為工作狀態(tài)反饋 信號 高電平有效 圖 5 算數(shù)運算電路頂層實體 b U2 根據(jù) EN 信號使電路進(jìn)行計算工作 U2 根據(jù) ARITH 2 0 的值判斷 執(zhí)行相應(yīng)的算數(shù)運算 U2 運算過中 BUSY 信號保持高電平 直至運算 完成 BUSY 信號恢復(fù)低電平 c 加法運算 DATA1 26 0 與 DATA2 26 0 的相加結(jié)果賦給 DATA 53 0 d 減法運算 當(dāng)相減結(jié)果為正數(shù)時 相減結(jié)果直接賦給 DATA 53 0 當(dāng) 相減結(jié)果為負(fù)數(shù)時 DATA 53 置 1 相減結(jié)果的絕對值賦給 DATA 52 0 e 乘法運算 DATA1 26 0 與 DATA2 26 0 的相乘結(jié)果賦給 DATA 53 0 f 除法運算 視為兩個整型數(shù)據(jù)相除 DATA1 26 0 與 DATA2 26 0 相除 的整數(shù)部分結(jié)果賦給 DATA 53 0 g 開方運算 視為對整型數(shù)據(jù)開方 DATA1 26 0 開方的整數(shù)部分結(jié)果賦 給 DATA 53 0 h 當(dāng)計算結(jié)果 DATA 53 0 的數(shù)據(jù)總線穩(wěn)定后 U2 發(fā)出鎖存數(shù)據(jù)信號 DATA LATCH 3 設(shè)計運算結(jié)果處理電路設(shè)計運算結(jié)果處理電路 U3 a 運算結(jié)果處理電路運算結(jié)果處理電路頂層實體如圖 6 所示 其中 CLK 為時鐘輸入 DATA 53 0 為運算結(jié)果輸入 DATA LATCH 為鎖存信號 上升沿鎖存 DATA BCD15 3 0 DATA BCD0 3 0 為 16 位 BCD 碼 8421 碼 輸 出 EN 為使能信號輸出 高電平有效 BUSY 為工作狀態(tài)反饋信號 高電平有效 圖 6 運算結(jié)果處理電路頂層實體 b U3 根據(jù) DATA LATCH 鎖存信號觸發(fā)電路進(jìn)行處理工作 當(dāng) U3 檢測 DATA LATCH 上升沿的時候 說明 U2 已完成計算工作 U3 得到的 DATA 53 0 為二進(jìn)制數(shù)計算結(jié)果 U3 需將計算結(jié)果轉(zhuǎn)換為十進(jìn)制 BCD 碼的輸出形式 詳見表 2 以便后續(xù)顯示電路 表 2 運算結(jié)果處理電路轉(zhuǎn)換示例表 DATA 53 0 十六進(jìn)制表示 0 x0462D3A11F68B1 0 x20000005F5E0FF DATA BCD15 3 0 0001 1111 DATA BCD14 3 0 0010 0000 DATA BCD13 3 0 0011 0000 DATA BCD12 3 0 0100 0000 DATA BCD11 3 0 0101 0000 DATA BCD10 3 0 0110 0000 DATA BCD9 3 0 0000 0000 DATA BCD8 3 0 1001 0000 DATA BCD7 3 0 1000 1001 DATA BCD6 3 0 0111 1001 DATA BCD5 3 0 0110 1001 DATA BCD4 3 0 0101 1001 DATA BCD3 3 0 0100 1001 DATA BCD2 3 0 0011 1001 DATA BCD1 3 0 0010 1001 DATA BCD0 3 0 0001 1001 十進(jìn)制數(shù) 1234560987654321 99999999 c U3 處理數(shù)據(jù)過中 BUSY 信號保持高電平 直至數(shù)據(jù)處理完成 BUSY 信 號恢復(fù)低電平 d 待處理結(jié)果 DATA BCD15 3 0 DATA BCD0 3 0 的數(shù)據(jù)總線穩(wěn)定 后 U3 發(fā)出 EN 使能信號 EN 信號保持一段高電平后自動復(fù)位為低電 平 以便顯示電路 2 發(fā)揮部分發(fā)揮部分 1 數(shù)據(jù)輸入處理電路加入按鍵去抖電路數(shù)據(jù)輸入處理電路加入按鍵去抖電路 圖 7 按鍵抖動 a 按鍵開關(guān)在閉合時不會馬上穩(wěn)定接通 在斷開時也不會立刻斷開 因而 在閉合及斷開的瞬間均伴隨有一連串的抖動 導(dǎo)致按鍵輸入不穩(wěn)定 測 試時 設(shè)前沿和后沿抖動時間前沿和后沿抖動時間為 10ms 鍵穩(wěn)定時間鍵穩(wěn)定時間不小于 200ms b U1 加入按鍵去抖電路后 按鍵可實現(xiàn)正常的輸入 不會出現(xiàn)因按鍵抖 動造成的重復(fù)輸入或錯誤輸入的現(xiàn)象 2 為除法運算和開為除法運算和開方方運算增加余數(shù)輸出功能運算增加余數(shù)輸出功能 a 修改 U2 和 U3 的外部接口和內(nèi)部邏輯 實現(xiàn)除法和開放運算的余數(shù)輸 出 b 新設(shè)計的 U2 和 U3 電路需在報告和仿真圖中說明接口定義及電路使用 說明 三 三 說明說明 1 題目相關(guān)的必要說明題目相關(guān)的必要說明 用 Quartus II 建立工程時 選擇 Cyclone II 系列的 EP2C35F672C6 作為目標(biāo) 器件 硬件描述語言使用 VHDL 或 Verilog 均可 并在關(guān)鍵代碼部分需進(jìn)行注釋 2 波形波形激勵文件的說明激勵文件的說明 設(shè)計過程中 按鍵輸入的波形激勵文件 根據(jù)不同的運算需自行編寫 按鍵 的波形約束條件參圖 4 由于按鍵的波形約束條件是按照人手輸入的時間考慮的 所以按照圖 4 的時 序仿真會消耗太多時間 為方便仿真快速進(jìn)行 按鍵的波形測試文件可適當(dāng)減小 約束時間 t1 和 t2 的數(shù)量級 四 四 評分標(biāo)準(zhǔn)評分標(biāo)準(zhǔn) 設(shè) 計 報 告 項目 主要內(nèi)容 分值 系統(tǒng)方案 方案選擇 論證 4 理論分析與計算 進(jìn)行必要的分析 計算 4 電路與程序設(shè)計 電路設(shè)計 程序設(shè)計 4 測試方案與測試結(jié)果 表明測試方案和測試結(jié)果 4 設(shè)計報告結(jié)構(gòu)及規(guī)范性 表格的規(guī)范性 4 小計 20 基 本 要 求 完成第 1 項目 20 完成第 2 項目 30 完成第 3 項目 10 小計 60 發(fā) 揮 部 分 完成第 1 項目 10 完成第 2 項目 10 小計 20 總分 100 設(shè)計報告內(nèi)容 設(shè)計報告內(nèi)容 1 設(shè)計思路概述 2 總體設(shè)計框圖及詳細(xì)說明 3 時序說明 4 模塊設(shè)計框圖 引腳說明 相關(guān)時序 5 代碼及必要注釋 6 仿真結(jié)果 對頂層電路及中間信號的仿真時序圖進(jìn)行必要的截圖 并做必要 的說明 對頂層電路的綜合結(jié)果進(jìn)行截圖 7 結(jié)論 8 其它需要說明的內(nèi)容 試題二 偽碼同步電路 設(shè)計一個偽碼同步電路 實現(xiàn)對輸入數(shù)據(jù)的偽碼同步 包括本地偽碼生成電 路 偽碼調(diào)制電路和偽碼同步判決控制電路 題目包含基本要求和發(fā)揮部分 題 目不涉及實體硬件電路 所有功能的設(shè)計及仿真均在 EDA 開發(fā)環(huán)境中實現(xiàn) 競 賽根據(jù)總體設(shè)計框圖及說明 各個模塊電路設(shè)計說明 時序說明 仿真結(jié)果 資 源報告 設(shè)計總結(jié)和程序源代碼評定成績 一 一 任務(wù)任務(wù) 設(shè)計一個偽碼同步電路 能夠完成對輸入的偽碼調(diào)制信號進(jìn)行同步 同步根 據(jù)偽碼的自相關(guān)特性 利用匹配濾波結(jié)構(gòu)完成最終同步 偽碼同步電路的基本結(jié)構(gòu)如圖 1 所示 主要包括偽碼生成模塊和偽碼同步兩 個部分 偽碼生成模塊根據(jù) m 序列的原理產(chǎn)生偽隨機序列 偽碼同步模塊利用 匹配濾波器結(jié)構(gòu)完成偽碼同步與捕獲 通過可靠的檢測策略輸出調(diào)制的信息 偽碼同步 判決 匹配濾波 偽碼 調(diào)制 輸入 偽碼同步電路 圖 1 偽碼同步電路的基本結(jié)構(gòu)框圖 二 二 要求要求 1 器件采用器件采用 CycloneII EP2C35F672C6 2 基本要求基本要求 1 設(shè)計本地偽碼發(fā)生器 a 偽碼采用 m 序列 由移位寄存器的初始狀態(tài)和反饋異或運算確定 實 現(xiàn)原理見說明 說明 1 b 該 m 序列的本原多項式為 5 2 1 偽碼周期為 31 個碼片長度 復(fù)位狀態(tài)下 移位寄存器的初始值設(shè)置為 00001 c 一個碼片一個采樣時鐘 輸出偽碼序列 d 實現(xiàn)要求 頂層模塊數(shù)圖 2 所示 偽碼序列 seq o 連續(xù)輸出 同時輸出 偽碼周期脈沖信號 seq p 該脈沖信號可由計數(shù)器產(chǎn)生 用于后續(xù)數(shù)據(jù) 調(diào)制使用 top1 clk rst seq o seq p 圖 2 2 設(shè)計偽碼調(diào)制電路 a 實現(xiàn)一個偽碼周期調(diào)制一個比特數(shù)據(jù)信息 調(diào)制運算為異或 數(shù)據(jù)信 息為一串規(guī)律的 010101 序列 b 調(diào)制后數(shù)據(jù) 需按照下列要求映射為 并輸出 具體原理見說明 說明 2 1 0 1 1 c 實現(xiàn)要求 頂層模塊如圖 3 所示 data o 為調(diào)制后的輸出信號 位寬為 2 位 data m 為調(diào)制數(shù)據(jù) 數(shù)據(jù)序列為 010101 同時輸出對應(yīng)的偽 碼 seq o 和偽碼周期脈沖 seq p top2 clk rst data o data m seq p seq o 圖 3 3 設(shè)計偽碼同步電路 a 利用 2 的輸出 data o 作為偽碼同步電路的輸入 b 提取偽碼一個周期碼字作為匹配濾波器系數(shù) c 設(shè)計匹配濾波器 可以采用 IP 核實現(xiàn) 采用全精度輸出匹配結(jié)果 具 體原理見說明 說明 3 d 實現(xiàn)要求 頂層模塊如圖 4 所示 mf o 為匹配濾波輸出 位寬為 6 位 請在 modelsim 仿真中以十進(jìn)制 decimal 波形形式顯示 seq p 為偽碼周 期脈沖 top3 clk rst mf o seq p 圖 4 3 發(fā)揮部分發(fā)揮部分 1 要求可靠獲得偽碼同步判決結(jié)果 并輸出原始調(diào)制數(shù)據(jù) a 當(dāng)匹配濾波輸出的大于設(shè)定門限時確定為檢測到同步信息 門限可設(shè) 置約為相關(guān)峰值一半 b 連續(xù)兩次檢測到相關(guān)峰 確定為可靠獲得同步信息 c 利用圖 5 所示狀態(tài)機實現(xiàn)檢測過程 2 根據(jù)同步判決結(jié)果輸出解調(diào)數(shù)據(jù) state0state1 state2 0 0 0 1 1 0 0 0 單次檢測結(jié)果 同步結(jié)果 state0為初始狀態(tài) state1為一次檢測到相關(guān)峰狀態(tài) state2為成功檢測到偽碼同步狀態(tài) 1 1 圖 5 同步判決狀態(tài)轉(zhuǎn)移圖 發(fā)揮部分實現(xiàn)要求 頂層模塊如圖 6 所示 要求輸出狀態(tài)機當(dāng)前狀態(tài) state c 位寬為 2 位 mf o 為匹配濾波器的輸出 flag o 代表成功檢測偽碼同步的標(biāo)志 data r 是去除偽 碼調(diào)制后輸出的數(shù)據(jù)比特 top4 clk rst mf o flag o state c data r 圖 6 三 三 說明說明 1 m 序列 m 序列具有良好的自相關(guān)特性 一般采用移位寄存和反饋結(jié)構(gòu)實現(xiàn) 本原多 項式 0 對應(yīng)的實現(xiàn)結(jié)構(gòu)如圖 7 所示 Dn 1Dn 2 D1 Cn 1 D0 C0Cn 2 C1 圖 7 m 序列的實現(xiàn)結(jié)構(gòu) 2 偽碼調(diào)制 偽碼調(diào)制的原理如圖 8 所示 調(diào)制數(shù)據(jù)比特和偽碼序列進(jìn)行異或運算 之后 通過映射規(guī)律映射為 1 或 1 信號 異或 運算 偽碼序列 調(diào)制數(shù)據(jù)映射 圖 8 偽碼調(diào)制原理 3 匹配濾波器 偽碼的同步是利用偽碼的自相關(guān)性確定接收偽碼和本地偽碼間相位是否對 齊 可以表示為 1 0 1 為接收偽碼 為本地的偽碼 當(dāng)且僅當(dāng) 0時 自相關(guān)值 達(dá)到 最大值 通過檢測自相關(guān)峰值獲得同步標(biāo)志 FIR 濾波器的系統(tǒng)函數(shù)可以表示為 1 0 2 通過對式 1 和 2 簡單分析 可得利用 FIR 濾波器結(jié)構(gòu)可以實現(xiàn)偽碼的匹配 接收 四 四 評分標(biāo)準(zhǔn)評分標(biāo)準(zhǔn) 設(shè) 計 報 告 項目 主要內(nèi)容 分值 系統(tǒng)方案 方案選擇 論證 4 理論分析與計算 進(jìn)行必要的分析 計算 4 電路與程序設(shè)計 電路設(shè)計 程序設(shè)計 4 測試方案與測試結(jié)果 表明測試方案和測試結(jié)果 4 設(shè)計報告結(jié)構(gòu)及規(guī)范性 表格的規(guī)范性 4 小計 20 基 本 要 求 完成第 1 項目 15 完成第 2 項目 15 完成第 3 項目 20 小計 50 發(fā) 揮 部 分 完成第 1 項目 20 完成第 2 項目 10 小計 30 總分 100 實驗報告內(nèi)容 1 設(shè)計思路概述 2 總體設(shè)計框圖及詳細(xì)說明 3 時序說明 4 模塊設(shè)計框圖 引腳說明 相關(guān)時序 5 代碼及必要注釋 6 仿真結(jié)果 7 結(jié)論 8 其它需要說明的內(nèi)容 試題三 漢明碼編解碼系統(tǒng) 設(shè)計漢明碼編解碼電路 包括 m 序列生成電路 串并轉(zhuǎn)換電路 漢明碼編 碼電路 加噪電路 漢明碼解碼電路 并串轉(zhuǎn)換電路 題目不涉及實體硬件電路 所有功能的設(shè)計及仿真均在 EDA 開發(fā)環(huán)境中實現(xiàn) 競賽根據(jù)總體設(shè)計框圖及說 明 各個模塊電路設(shè)計說明 時序說明 仿真結(jié)果 資源報告 設(shè)計總結(jié)和程序 源代碼評定成績 一 設(shè)計任務(wù) 設(shè)計一個 7 4 漢明碼編解碼電路 電路基本結(jié)構(gòu)如圖 1 所示 發(fā)送端由 m 序列發(fā)生器生成 m 序列偽隨機信號 m sequence 將 m sequence 信號序列進(jìn)行 串并轉(zhuǎn)換每 4 位為一組輸出并行數(shù)據(jù) m seq paral out 然后對 m seq paral out 信號進(jìn)行 7 4 漢明碼編碼 輸出漢明編碼信號 hanm code out 噪聲發(fā)生器 在輸入信號 s 控制下產(chǎn)生的噪聲信號 noise 與漢明碼編碼信號 hanm code out 進(jìn) 行模二加 得到 hanm code with noise 信號 接收端對 hanm code with noise 信 號 進(jìn) 行 漢 明 解 碼 得 到 漢 明 解 碼 信 號 hanm dec out paral 然 后 對 hanm dec out paral 信號進(jìn)行并串轉(zhuǎn)換 得到串行輸出序列 hanm dec out serial 系統(tǒng)輸入包括 clock 信號 reset 信號和 s 信號 clock 是系統(tǒng)時鐘信號 s 是 噪聲生成控制信號 reset 為系統(tǒng)異步復(fù)位信號 高有效 輸入信號設(shè)置見 testbench 文件 vht 或 vt 文件 圖 1 7 4 漢明編解碼系統(tǒng)框圖 二 要求 1 仿真器件選擇 CycloneII 系列 EP2C35F672C6 2 設(shè)計必要的時鐘信號以滿足各電路模塊的工作需求 收發(fā)雙方同步通信 3 m 序列發(fā)生器電路 m 序列的特征方程為 34 f x 1 x x 采用線性移位寄存器來產(chǎn)生 輸出數(shù)字 序列信號 m sequence 碼速率為 10kbps 電路在適當(dāng)?shù)臅r鐘信號控制下工作 上 升沿觸發(fā) reset 信號高有效時電路異步復(fù)位 其復(fù)位狀態(tài)為 最高位為 1 其 余各位均為 0 移位寄存器狀態(tài)信號 A reg 3 0 需預(yù)留仿真輸出端口 4 串并轉(zhuǎn)換電路 輸入數(shù)據(jù)為 1 位寬串行數(shù)字序列 m sequence 輸出為 4 位寬連續(xù)并行輸出 的數(shù)據(jù)流 m seq paral out 3 0 每 4 位串行輸入的數(shù)據(jù)中 先輸入的串行數(shù)據(jù) 位于并行輸出數(shù)據(jù)的高位 電路在適當(dāng)?shù)臅r鐘信號控制下工作 上升沿觸發(fā) reset 信號高有效時電路異步清零 5 漢明碼編碼電路 輸入數(shù)據(jù)為 4 位寬并行數(shù)據(jù)流 m seq paral out 3 0 輸出數(shù)據(jù)為 7 位寬并 行數(shù)據(jù)流 hanm code out 6 0 輸出數(shù)據(jù)碼長 7 位 其中高 4 位為信息位 低 3 位為監(jiān)督位 電路在適當(dāng)?shù)臅r鐘信號控制下工作 上升沿觸發(fā) reset 信號高有 效時電路異步清零 漢明碼編碼原理簡介見第三部分 6 噪聲生成電路 輸入 3 位寬噪聲控制信號 s 2 0 輸出 7 位寬噪聲信號 noise 6 0 reset 信 號高有效時電路異步清零 輸入信號與輸出信號關(guān)系如表 1 所示 表 1 噪聲生成電路輸入信號與輸出信號關(guān)系 reset s 2 0 noise 6 0 1 0000000 0 000 0000001 001 0000010 010 0000100 011 0001000 100 0010000 101 0100000 110 1000000 其它 1100000 7 加噪電路 將 7 位寬噪聲信號 noise 6 0 與 7 位寬漢明編碼信號 hanm code out 6 0 進(jìn) 行模二加 輸出 7 位寬漢明編碼加噪信號 hanm code with noise 6 0 8 漢明碼解碼電路 輸入 7 位寬漢明編碼加噪信號 hanm code with noise 6 0 輸出 4 位寬漢明 解碼信號 hanm dec out paral 3 0 誤碼存在指示信號 ne 和 3 位寬誤碼位置指 示信號 error pointer 2 0 電路在適當(dāng)?shù)臅r鐘信號控制下工作 下降沿觸發(fā) reset 信號高有效時電路異步清零 漢明碼解碼原理簡介見第三部分 信號狀態(tài)含義如表 2 和表 3 所示 表 2 信號 ne 狀態(tài)含義 ne 含義 1 輸入數(shù)據(jù)存在誤碼 0 輸入數(shù)據(jù)不存在誤碼 表 3 信號 error pointer 2 0 狀態(tài)含義 error pointer 2 0 含義 000 輸入漢明碼第 0 位出錯 001 輸入漢明碼第 1 位出錯 010 輸入漢明碼第 2 位出錯 011 輸入漢明碼第 3 位出錯 100 輸入漢明碼第 4 位出錯 101 輸入漢明碼第 5 位出錯 110 輸入漢明碼第 6 位出錯 111 輸入漢明碼無錯 9 并串轉(zhuǎn)換電路 輸入 4 位寬漢明碼解碼信號 hanm dec out paral 3 0 輸出串行數(shù)字序列 hanm dec out serial 電路在適當(dāng)?shù)臅r鐘信號控制下工作 上升沿觸發(fā) reset 信 號高有效時電路異步清零 三 說明 1 7 4 漢明碼編碼原理簡介 若用 a6a5 a0表示 7 4 漢明碼的 7 個碼元 其中 a6a5a4a3為信息位 a2a1a0 為監(jiān)督位 用 S2S1S0表示 3 個監(jiān)督關(guān)系式中的校正子 則 S2S1S0的值與誤碼位 置的對應(yīng)關(guān)系如表 4 規(guī)定所示 其對應(yīng)監(jiān)督關(guān)系式如式 1 所示 表4 7 4 漢明碼校正子和誤碼位置的關(guān)系 2 6 5 4 2 1 6 5 3 1 1 0 6 4 3 0 可以推導(dǎo) 監(jiān)督位 a2a1a0與信息位 a6a5a4a3應(yīng)滿足式 2 所示關(guān)系 S2S1S0 誤碼位置 S2S1S0 誤碼位置 001 a0 101 a4 010 a1 110 a5 100 a2 111 a6 011 a3 000 無錯碼 2 6 5 4 1 6 5 3 2 0 6 4 3 因此 7 4 漢明碼輸入信息位后 可以直接按式 2 算出監(jiān)督位 2 7 4 漢明碼解碼原理簡介 接收端收到每個碼組后 先計算出 S2S1S0 若為 000 則表示無錯碼 若不 全為 0 則表示有錯碼 這時可查表 4 判斷錯碼情況 例如 若接收碼組 0000011 按式 1 計算可得 s2 0 s1 1 s0 1 由于 S2S1S0 011 查表 4 可知在 a3位 有 1 位錯碼 因此可以在接收端糾正 1 位錯碼 四 設(shè)計報告內(nèi)容 1 設(shè)計思路概述 2 總體設(shè)計框圖及詳細(xì)說明 3 時序說明 給出理論分析與計算 4 模塊設(shè)計框圖 引腳說明 相關(guān)時序 5 程序代碼及必要的注釋 6 結(jié)果 給出系統(tǒng)編譯綜合結(jié)果 給出clock reset 及s 信號輸入下 A reg 3 0 m sequence m seq paral out 3 0 hanm code out 6 0 noise 6 0 hanm code with noise 6 0 hanm dec out paral 3 0 hanm dec out serial 信號 及內(nèi)部控制時鐘信號的仿真結(jié)果 7 結(jié)論 8 其它需要說明的內(nèi)容 五 評分標(biāo)準(zhǔn) 項目 主要內(nèi)容 滿分 設(shè)計報告 電路與程序設(shè)計 設(shè)計思路 總體設(shè)計框圖 時序說明 包括理論分析與計算 模塊設(shè)計框圖 引腳說明及時序 程序及注釋 10 測試方案與測試結(jié)果 測試結(jié)果完整性 測試結(jié)果分析 5 設(shè)計報告結(jié)構(gòu)及規(guī)范性 正文結(jié)構(gòu)規(guī)范 圖表的完整與準(zhǔn)確性 5 總分總分 20 設(shè)計任務(wù) 生成 A reg 3 0 信號和 m sequence 信號 10 生成 m seq paral out 3 0 信號 10 產(chǎn)生漢明編碼信號 hanm code out 6 0 10 產(chǎn)生噪聲信號 noise 6 0 10 產(chǎn)生加噪的漢明編碼信號 hanm code with noise 6 0 5 產(chǎn)生漢明解碼信號 hanm dec out paral 3 0 錯誤指示信號 ne 和誤碼位置指示信號 error pointer 2 0 15 產(chǎn)生漢明解碼串行輸出信號 hanm dec out serial 10 系統(tǒng)內(nèi)部時鐘生成及復(fù)位功能 10 總分總分 80 合計合計 100 數(shù)字 QAM 調(diào)制系統(tǒng) 設(shè)計一個 16QAM 數(shù)字調(diào)制電路 包括時鐘生成電路 m 偽隨機序列生成電 路 串并轉(zhuǎn)換電路 電平映射電路 載波信號發(fā)生電路 ASK 幅度調(diào)制電路及 加法器 電路設(shè)計如無特殊說明不可使用 IP 核實現(xiàn) 題目不涉及實體硬件電路 所有功能的設(shè)計及仿真均在 EDA 開發(fā)環(huán)境中實現(xiàn) 競賽根據(jù)總體設(shè)計框圖及說 明 各個模塊電路設(shè)計說明 時序說明 仿真結(jié)果 資源報告 設(shè)計總結(jié)和程序 源代碼評定成績 一 設(shè)計要求 數(shù)字 QAM 調(diào)制電路原理如圖 1 所示 輸入數(shù)字基帶信號使用 m 偽隨機序 列發(fā)生器生成 得到的串行 m 序列經(jīng)串并轉(zhuǎn)換電路輸出 I Q 兩路并行數(shù)據(jù) 每 路 2bit 位寬 電平映射電路分別對 I Q 兩路進(jìn)行電平映射 輸出 a b 兩路信號 載波信號發(fā)生器輸出同頻正交載波 c cos cos2 f0t 和 c sin sin2 f0t 分別對 a b 兩路信號進(jìn)行 ASK 調(diào)制 最后 將互為正交的調(diào)幅信號 I mod 和 Q mod 經(jīng)加 法器輸出 輸出調(diào)制信號 qam 可以表示為 qam acos2 f0t bsin2 f0t 系統(tǒng)輸入 為 CLOCK 和 RESET 信號 CLOCK 是系統(tǒng)時鐘信號 頻率為 50MHz 上升沿 觸發(fā) RESET 為系統(tǒng)異步復(fù)位信號 高有效 圖 1 數(shù)字 QAM 調(diào)制電路原理圖 設(shè)計任務(wù)各模塊要求具體如下 1 模塊時鐘生成電路 設(shè)計必要的模塊時鐘生成電路 輸出滿足電路各模塊工作需求的時鐘信號 對生成的時鐘信號預(yù)留仿真輸出端口 2 m 序列發(fā)生器 m 序列的特征方程為 3 f x 1 x x 采用線性移位寄存器來產(chǎn)生 輸出數(shù)字 序列信號m的碼速率為4kbps 電路在適當(dāng)?shù)臅r鐘信號控制下工作 上升沿觸發(fā) reset 信號高有效時電路異步復(fù)位 其復(fù)位狀態(tài)為 全 1 信號 移位寄存器狀態(tài) 信號 A reg 需預(yù)留仿真輸出端口 3 串并轉(zhuǎn)換電路 串并轉(zhuǎn)換模塊將串行輸入的 m 序列 逐位依次交替送入 I 路和 Q 路 I Q c sin 串 并 轉(zhuǎn) 換 正弦載波信 號發(fā)生器