西電eda實(shí)驗(yàn)報(bào)告

1 / 11 西電 eda 實(shí)驗(yàn)報(bào)告 時(shí)間： 2016-05-30 來源：唯才教育網(wǎng) 本文已影響 人 交通燈控制器設(shè)計(jì)報(bào)告 交通控制器 一 .選題目的 嘗試用所學(xué) EDA和 VHDL編程知識，解決生活中常見的問題。做到學(xué)而時(shí)習(xí)之。 二 .設(shè)計(jì)目標(biāo) 設(shè)計(jì)一個(gè)十字路口交通控制系統(tǒng)，其東西，南北兩個(gè)方向除了有紅、黃、綠燈指示是否允許通行外，還設(shè)有時(shí)鐘，以倒計(jì)時(shí)方式顯示每一路允許通行的時(shí)間，綠燈，黃燈，紅燈的持續(xù)時(shí)間分別是 40、 5 和 45 秒。當(dāng)東西或南北兩路中任一道上出現(xiàn)特殊 情況，例如有消防車，警車要去執(zhí)行任務(wù)，此時(shí)交通控制系統(tǒng)應(yīng)可由交警手動(dòng)控制立即進(jìn)入特殊運(yùn)行狀態(tài)，即兩條道上的所有車輛皆停止通行，紅燈全亮，時(shí)鐘停止計(jì)時(shí)，且其數(shù)字在閃爍。當(dāng)特殊運(yùn)行狀態(tài)結(jié)束后，管理系統(tǒng)恢復(fù)原來的狀態(tài)，繼續(xù)正常運(yùn)行。 三 .實(shí)現(xiàn)方案 1原理框圖 從題目中計(jì)數(shù)值與交通燈的亮滅的關(guān)系如圖所示 1 交通燈的顯示狀況： 東西南北 2 / 11 圖計(jì)數(shù)值與交通燈亮滅的關(guān)系 2.交通等的原理示意圖如圖 圖交通燈的示意圖 設(shè)計(jì)流程圖如圖： 四 .設(shè)計(jì)過程 1.總體思路 第一部分： clk時(shí)鐘秒脈沖發(fā)生電路 在紅綠燈交通信號系統(tǒng)中，大多數(shù)情況是通過自動(dòng)控制的方式指揮交通的。 因此為了避免意外事件的發(fā)生，電路必須給一個(gè)穩(wěn)定的時(shí)鐘才能讓系統(tǒng)正常運(yùn)作。 模塊說明： 系統(tǒng)輸入信號： Clk: 由外接信號發(fā)生器提供 10hz的時(shí)鐘信號；系統(tǒng)輸出信號： clk_out：產(chǎn)生每秒一個(gè)脈沖的信號； 第二部分：計(jì)數(shù)秒數(shù)選擇電路 計(jì)數(shù)電路最主要的功能 就是記數(shù)負(fù)責(zé)顯示倒數(shù)的計(jì)數(shù)值，對下一個(gè)模塊提供狀態(tài)轉(zhuǎn)換信號。 模塊說明： 系統(tǒng)輸入： clk_out: 接收由 clk 電路的提供的 1hz的時(shí)鐘脈沖信號； 系統(tǒng)輸出信號： countNum：倒計(jì)數(shù)值 ； 第三部分：紅綠燈狀態(tài)轉(zhuǎn)換電路 本電路負(fù)責(zé)紅綠燈的轉(zhuǎn)換。 模塊說明： 系統(tǒng)輸入信號： Clock,hold,countNum; 系統(tǒng)輸出信號： NumA,NumB: 接收計(jì)數(shù)秒數(shù)選擇電3 / 11 路狀態(tài)轉(zhuǎn)換信號； RedA,GreenA,YellowA ，RedB,GreenB,YellowB :負(fù)責(zé)紅綠燈的狀態(tài)顯示。 第四部分：時(shí)間顯示電路 本電路負(fù)責(zé)紅綠燈的計(jì)數(shù)時(shí)間的顯示。 bcd_data 模塊說明： 系統(tǒng)輸入信號： clock,hold,Numin：倒計(jì)數(shù)值 秒數(shù)位變化控制信號； 系統(tǒng)輸出信號： NumA,NumB: 負(fù)責(zé)紅綠燈的顯示秒數(shù)位。 2.單元電路設(shè)計(jì) 分頻器的設(shè)計(jì) 分頻器實(shí)現(xiàn)的是將高頻時(shí)鐘信號轉(zhuǎn)換成底頻的時(shí)鐘信號，用于觸發(fā)控制器、計(jì)數(shù) EDA大作業(yè)及實(shí)驗(yàn)報(bào)告 實(shí)驗(yàn)一： QUARTUS 軟件使用及組合電路設(shè)計(jì)仿真 實(shí)驗(yàn)?zāi)康模?學(xué)習(xí) QUARTUS 軟件的使用，掌握軟件工程的建立， VHDL源文件的設(shè)計(jì)和波形仿真等基本內(nèi)容； 實(shí)驗(yàn)內(nèi)容： 1. 四選一多路選擇器的設(shè)計(jì) 首先利用 Quartus完成 4選 1多路選擇器的文本編輯輸入和仿真測試等步驟，給出仿真波形。 步驟： 4 / 11 建立工作庫文件夾和編輯設(shè)計(jì)文件； 創(chuàng)建工程； 編譯前設(shè)置； 全程編譯； 時(shí)序仿真； 應(yīng)用 RTL電路圖觀測器 實(shí)驗(yàn)程序如下： LIBRARY IEEE; USE _LOGIC_; ENTITY mux41 IS PORT; A,B,C,D:IN STD_LOGIC; Q:OUT STD_LOGIC ); END ENTITY mux41; ARCHITECTURE bhv OF mux41 IS BEGIN PROCESS BEGIN IF S10=00 THEN Q ELSIF S10=01 THEN Q ELSIF S10=10 THEN Q 波形仿真如圖： 其中，分別設(shè)置 A,B,C,D四個(gè)輸入都為的方波，其占空比分別為 25%， 50%， 75%， 90%以作為四種輸入的區(qū)分，使能端 s10 以此輸入 00， 01， 10， 11，可以觀察到輸出端 Q依次輸出分別為 A,B,C,D。試驗(yàn)成功。 其 RTL電路圖為： 2.七段譯碼器程序設(shè)計(jì)仿真 2 1 原理： 7 段數(shù)碼是純組合電路，通常的小規(guī)模專用 IC，如 74或 4000系列的器件只能作十進(jìn) 制 BCD 碼譯碼，然而數(shù)字 系統(tǒng)中的數(shù)據(jù)處理和運(yùn)算都是 2 進(jìn)制的，所以輸出表達(dá)都是 16 進(jìn)制的，為了滿足 165 / 11 進(jìn)制數(shù)的譯碼顯示，最方便的方法就是利用 VHDL 譯碼程序在 FPGA或 CPLD中實(shí)現(xiàn)。本項(xiàng)實(shí)驗(yàn)很容易實(shí)現(xiàn)這一目的。例1 作為 7 段 BCD 碼譯碼器的設(shè)計(jì)，輸出信號 LED7S 的 7 位分別接如實(shí)驗(yàn)圖 1數(shù)碼管的 7個(gè)段，高位在左，低位在右。例如當(dāng) LED7S輸出為 0010010 時(shí)，數(shù)碼管的 7個(gè)段： g、 f、e、 d、 c、 b、 a 分別接 0、 0、 1、 0、 0、 1、 0，實(shí)驗(yàn)中的數(shù)碼管為共陽極的，接有低電平的段發(fā)亮，于是數(shù)碼管顯示 5。 實(shí)驗(yàn)圖 1 數(shù)碼管及其電路 2 2 實(shí)驗(yàn)內(nèi)容：參考后面的七段譯碼器程序，在QUARTUS II 上對以下程序進(jìn)行編輯、編譯、綜 合、適配、仿真，給出其所有信號的時(shí)序仿真波形。 試驗(yàn)程序如下： LIBRARY IEEE ; USE _LOGIC_ ; ENTITY DecL7S IS PORT ; LED7S : OUT STD_LOGIC_VECTOR ) ;END ; ARCHITECTURE one OF DecL7S ISBEGIN PROCESSBEGIN CASE A IS WHEN 0000 = LED7S 0WHEN 0001 = LED7S 1WHEN 0010 = LED7S 2WHEN 0011 = LED7S 3WHEN 6 / 11 0100 = LED7S 4WHEN 0101 = LED7S 5WHEN 0110 = LED7S 6WHEN 0111 = LED7S 7WHEN 1000 = LED7S 8WHEN 1001 = LED7S 9WHEN 1010 = LED7S AWHEN 1011 = LED7S BWHEN 1100 = LED7S CWHEN 1101 = LED7S DWHEN 1110 = LED7S EWHEN 1111 = LED7S FWHEN OTHERS = NULL ; END CASE ;END PROCESS ;END ; 波形仿真如圖： 如圖，當(dāng)輸入端 A依次輸入 0-15的四位二進(jìn)制碼時(shí)，輸出端依次輸出的數(shù)碼管所對應(yīng)的七位二進(jìn)制數(shù)，例如，當(dāng)輸入 0000時(shí)，輸出端輸出 1000000,顯示在數(shù)碼段上即 0。 實(shí)驗(yàn)二 計(jì)數(shù)器設(shè)計(jì)與顯示 實(shí)驗(yàn)?zāi)康模?熟悉利用 QUARTUS II中的原理圖輸入法設(shè)計(jì)組合電路，掌握層次化設(shè)計(jì)的方法 ; 學(xué)習(xí)計(jì)數(shù)器設(shè)計(jì)、多層次設(shè)計(jì)方法和總線數(shù)據(jù)輸入方式的仿真，并進(jìn)行電路板下載演示驗(yàn)證。 實(shí)驗(yàn)內(nèi)容： 1.完成計(jì)數(shù)器設(shè)計(jì) 設(shè)計(jì)含有異步清零和計(jì)數(shù)使能的 4 位二進(jìn)制加減可控計(jì)數(shù)器。 要求：寫出設(shè)計(jì)框圖、流程和方法； 利用 VHDL設(shè)計(jì)實(shí)現(xiàn)程序；進(jìn)行波形仿真驗(yàn)證； 完成設(shè)計(jì)實(shí)驗(yàn)報(bào)告：將實(shí)驗(yàn)原理、設(shè)計(jì)過程、編譯7 / 11 仿真波形和分析結(jié)果寫進(jìn)實(shí)驗(yàn)報(bào)告。 EDA報(bào)告 題 目 VHDL設(shè)計(jì)初步 學(xué) 院 電子工程學(xué)院 專 業(yè) 學(xué) 號 導(dǎo)師姓名 朱燕 目錄 第一章實(shí)驗(yàn)部分 . 3 1 、 程 序 設(shè)計(jì)： . 3 2 、 程 序 代碼 . 錯(cuò)誤！未定義書簽。 3 、 程 序 調(diào)試 .8 / 11 . 錯(cuò)誤！未定義書簽。 第二章習(xí)題部分 . 錯(cuò)誤！未 定 義 書 簽 。 習(xí)題一 . 錯(cuò) 誤 ！ 未 定 義 書 簽 。 習(xí)題二 . 錯(cuò) 誤 ！ 未 定 義 書 簽 。 習(xí)題三 . 錯(cuò) 誤 ！ 未 定 義 書 簽 。 習(xí)題四 . 錯(cuò) 誤 ！ 未 定 義 書 簽 。 習(xí)題五 . 錯(cuò) 誤 ！ 未 定 義 書 簽 。 習(xí)題六 .9 / 11 . 錯(cuò) 誤 ！ 未 定 義 書 簽 。 習(xí)題七 . 錯(cuò)誤！未定義書簽。 引言 隨著大規(guī)模集成電路技術(shù)和計(jì)算機(jī)技術(shù)的不斷發(fā)展 ,在涉及通信、國防、航天、醫(yī)學(xué)、工業(yè)自動(dòng)化、計(jì)算機(jī)應(yīng)用、儀器儀表等領(lǐng)域的電子系統(tǒng)設(shè)計(jì)工作中 ,EDA 技術(shù)的含量正以驚人的速度上升 ;電子類的高新技術(shù)項(xiàng)目的開發(fā)也逾益依賴于 EDA 技術(shù)的應(yīng)用。即使是普通的電子產(chǎn)品的開發(fā) ,EDA技術(shù)常常使一些原來的技術(shù)瓶頸得以輕松 突破 ,從而使產(chǎn)品的開發(fā)周期大為縮短、性能價(jià)格比大幅提高。不言而喻 ,EDA技術(shù)將迅速成為電子設(shè)計(jì)領(lǐng)域中的極其重要的組成部分。 第一章實(shí)驗(yàn)部分 1、程序設(shè)計(jì)流程圖： 2、模塊說明 第一部分：分頻器 因?yàn)橹靼迨?cyclong-EP16C6Q240C8 的主頻是 4M 赫茲，如果直接當(dāng)做 CLK信號，根本無法看清流水燈的變化，所以需要做分頻操作。仿照數(shù)電課本的例題中的分頻器。 分頻器的實(shí)體： 10 / 11 entity devide is port; end devide; 我們可以從程序中看到，輸入時(shí) clk，輸出是clk_out。 分頻器的結(jié)構(gòu)體： process；用進(jìn)程語言描述 begin wait until clkevent and clk=1 ifthen count clk_out count clk_out 我們可以從程序中看到 wait until clkevent and clk=1這句是時(shí)鐘來到意思 ，當(dāng) count 計(jì)數(shù)小于 3999999 時(shí)， count 自加 1，且輸出為零，只有當(dāng)大于 3999999 時(shí)，產(chǎn)生一個(gè)高電平脈沖。 接下來是對分頻器的波形仿真： 從波形中我