VHDL四路搶答器的設(shè)計(jì).doc

VHDL四路搶答器的設(shè)計(jì)設(shè)計(jì)要求：1.搶答器同時(shí)供N名選手，(此處假設(shè)4個(gè))分別用4個(gè)按鈕S0 S3表示。2.設(shè)置一個(gè)系統(tǒng)“開始復(fù)位”開關(guān)S，該開關(guān)由主持人控制（當(dāng)主持人按下該開關(guān)后以前的狀態(tài)復(fù)位并且開始計(jì)時(shí)搶答）。3搶答器具有鎖存與顯示功能。即選手按動(dòng)按鈕，鎖存相應(yīng)的編號(hào)，并在LED數(shù)碼管上顯示，同時(shí)揚(yáng)聲器發(fā)出報(bào)警聲響提示。選手搶答實(shí)行優(yōu)先鎖存，優(yōu)先搶答選手的編號(hào)一直保持到主持人將系統(tǒng)清除為止。4. 搶答器具有定時(shí)搶答功能，且一次搶答的時(shí)間（0-99S）。當(dāng)主持人啟動(dòng)“開始復(fù)位”鍵后，定時(shí)器進(jìn)行減計(jì)時(shí)。5. 如果定時(shí)時(shí)間已到，無(wú)人搶答，本次搶答無(wú)效，系統(tǒng)報(bào)警并禁止搶答，定時(shí)顯示器上顯示00。一、概述 搶答器的邏輯結(jié)構(gòu)主要由搶答鑒別lock模塊、定時(shí)模塊、譯碼模塊和報(bào)警器模塊組成。在整個(gè)搶答器中最關(guān)鍵的是如何實(shí)現(xiàn)搶答封鎖，在控制鍵按下的同時(shí)計(jì)數(shù)器倒計(jì)時(shí)顯示有效剩余時(shí)間。除此之外，整個(gè)搶答器還需有一個(gè)“復(fù)位開始”信號(hào)，以便搶答器能實(shí)現(xiàn)清零和開始。搶答器共有3個(gè)輸出顯示，選手代號(hào)、計(jì)數(shù)器的個(gè)位和十位，他們輸出全都為BCD碼輸出，這樣便于和顯示譯碼器連接。當(dāng)主持人按下控制鍵、選手按下?lián)尨疰I蜂鳴器短暫響起。 方案設(shè)計(jì)與論證嘿嘿！將該任務(wù)分成N個(gè)模塊進(jìn)行設(shè)計(jì)，分別為：搶答器鑒別模塊、搶答器計(jì)時(shí)模塊、譯碼模塊、報(bào)警模塊，最后是綜合。1. 搶答器鑒別模塊：在這個(gè)模塊中主要實(shí)現(xiàn)搶答過(guò)程中的搶答功能，并且能實(shí)現(xiàn)當(dāng)有一路搶答按鍵按下時(shí)，該路搶答信號(hào)將其余個(gè)綠搶答封鎖的功能。在這個(gè)模塊輸入端有WARN輸入(以時(shí)間控制系統(tǒng)的WARN輸出信號(hào)為信號(hào)源)、一個(gè)和“時(shí)間控制系統(tǒng)”公用的CLEAR端、4人搶答輸入信號(hào)端S0,S1,S2,S3和有一個(gè)時(shí)鐘信號(hào)端CLK，這個(gè)時(shí)鐘信號(hào)是個(gè)高頻信號(hào)，用以掃描S0，S1，S2，S3是否有信號(hào)輸入。輸出端有對(duì)應(yīng)于S0，S1，S2，S3編號(hào)的4個(gè)指示燈LED 和4線2進(jìn)制輸出端STATES（用于鎖存當(dāng)前的狀態(tài)），還有一個(gè)STOP 端用于指示S0,S1,S2,S3按鈕狀態(tài)（控制計(jì)時(shí)器停止）。在此模塊中高頻時(shí)鐘信號(hào)一直作用，此時(shí)，若主持人按下CLEAR即為開始搶答信號(hào)，所有輸出端都自動(dòng)清零。在有效時(shí)間范圍（N秒）內(nèi)只要有人搶答，STOP就有高電平輸出至“時(shí)間控制系統(tǒng)”的STOP端以控制倒計(jì)時(shí)的停止，并且對(duì)應(yīng)的LCD指示燈點(diǎn)亮，STATES鎖存輸出到譯碼顯示模塊，用以顯示優(yōu)先搶答人的組號(hào)，并鎖定輸入端S以阻止系統(tǒng)響應(yīng)其他搶答者的信號(hào)。當(dāng)有效時(shí)間到了之后還沒有人搶答，則記時(shí)模塊發(fā)出報(bào)警信號(hào)，同時(shí)反饋回來(lái)給搶答鑒別模塊，禁止選手在搶答。2.譯碼模塊：將搶答過(guò)程中鎖存的BCD碼轉(zhuǎn)換成7段碼用于LED的顯示。3定時(shí)器模塊：這個(gè)模塊的輸入端有時(shí)鐘信號(hào)CLK1、系統(tǒng)復(fù)位信號(hào)CLEAR和一個(gè)STOP輸入信號(hào)；輸出端有秒時(shí)間狀態(tài)顯示信號(hào)高位HIGH和低位LOW，無(wú)人搶答時(shí)計(jì)時(shí)中止警報(bào)信號(hào)WARN。這個(gè)模塊中主要實(shí)現(xiàn)搶答過(guò)程中的計(jì)時(shí)功能，在搶答開始后進(jìn)行N秒的倒計(jì)時(shí)，并且在N秒倒計(jì)時(shí)后無(wú)人搶答的情況下顯示超時(shí)并輸出信號(hào)至WARN報(bào)警，或者只要N秒內(nèi)有人搶答，由搶答鑒別模塊輸出的STOP信號(hào)控制停止計(jì)時(shí)，并顯示優(yōu)先搶答者的搶答時(shí)刻，輸出一個(gè)信號(hào)經(jīng)WARN傳至“搶答鑒別系統(tǒng)”，鎖存不再讓選手搶答。4報(bào)警模塊：在這個(gè)模塊中主要實(shí)現(xiàn)搶答過(guò)程中的報(bào)警功能，當(dāng)主持人按下控制鍵，有限時(shí)間內(nèi)（N秒內(nèi)）有人搶答或是倒計(jì)時(shí)到了之后蜂鳴器開始報(bào)警，輸出SOUND有效電平為高.5.在這個(gè)模塊中是對(duì)前4個(gè)模塊的綜合。三單元電路軟件設(shè)計(jì)及仿真1.搶答器鑒別模塊VHDL程序及模塊：在這個(gè)模塊中主要實(shí)現(xiàn)搶答過(guò)程中的搶答功能，并且能實(shí)現(xiàn)當(dāng)有一路搶答按鍵按下時(shí)，該路搶答信號(hào)將其余個(gè)綠搶答封鎖的功能。在這個(gè)模塊輸入端有WARN輸入(以時(shí)間控制系統(tǒng)的WARN輸出信號(hào)為信號(hào)源)、一個(gè)和“時(shí)間控制系統(tǒng)”公用的CLEAR端、4人搶答輸入信號(hào)端S0,S1,S2,S3和有一個(gè)時(shí)鐘信號(hào)端CLK，這個(gè)時(shí)鐘信號(hào)是個(gè)高頻信號(hào)，用以掃描S0，S1，S2，S3是否有信號(hào)輸入。輸出端有對(duì)應(yīng)于S0，S1，S2，S3編號(hào)的4個(gè)指示燈LED 和4線2進(jìn)制輸出端STATES （用于鎖存當(dāng)前的狀態(tài)），還有一個(gè)STOP 端用于指示S0,S1,S2,S3按鈕狀態(tài)（控制計(jì)時(shí)器停止）。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LOCK IS PORT( CLK,CLEAR:IN STD_LOGIC; WARN:IN STD_LOGIC; S0,S1,S2,S3:IN STD_LOGIC; STATES:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); STOP:OUT STD_LOGIC; LED:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END LOCK;ARCHITECTURE ONE OF LOCK ISSIGNAL G:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN PROCESS(CLEAR,CLK,S0,S1,S2,S3) BEGIN IF CLEAR=1 THEN G=0000;LED=0000;STOP=0; ELSIF CLKEVENT AND CLK=1 THEN IF WARN=0 THEN IF( S3=1)AND NOT(G(0)=1 OR G(1)=1 OR G(2)=1) THEN G(3)=1;LED(3)=1; ELSIF( S2=1)AND NOT(G(0)=1 OR G(1)=1 OR G(3)=1) THEN G(2)=1;LED(2)=1; ELSIF( S1=1)AND NOT(G(0)=1 OR G(2)=1 OR G(3)=1) THEN G(1)=1;LED(2)=1; ELSIF( S0=1)AND NOT(G(1)=1 OR G(2)=1 OR G(3)=1) THEN G(0)=1;LED(3)=1; END IF; STOPSTATESSTATESSTATESSTATESSTATESQOUTQOUTQOUTQOUTQOUTQOUTQOUTQOUTQOUTQOUTQOUT=0000000; END CASE; END PROCESS;END ARCHITECTURE TWO;3.定時(shí)模塊VHDL程序及模塊：這個(gè)模塊的輸入端有時(shí)鐘信號(hào)CLK、系統(tǒng)復(fù)位信號(hào)CLEAR和一個(gè)STOP輸入信號(hào)；輸出端有秒時(shí)間狀態(tài)顯示信號(hào)高位HIGH和低位LOW，無(wú)人搶答時(shí)計(jì)時(shí)中止警報(bào)信號(hào)WARN。這個(gè)模塊中主要實(shí)現(xiàn)搶答過(guò)程中的計(jì)時(shí)功能，在搶答開始后進(jìn)行N秒的倒計(jì)時(shí)，并且在N秒倒計(jì)時(shí)后無(wú)人搶答的情況下顯示超時(shí)并輸出信號(hào)至WARN報(bào)警，或者只要N秒內(nèi)有人搶答，由搶答鑒別模塊輸出的STOP信號(hào)控制停止計(jì)時(shí)，并顯示優(yōu)先搶答者的搶答時(shí)刻，輸出一個(gè)信號(hào)經(jīng)WARN傳至“搶答鑒別系統(tǒng)”，鎖存不再讓選手搶答。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNT IS PORT(CLK,CLEAR,STOP:IN STD_LOGIC; WARN:OUT STD_LOGIC; HIGH,LOW:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END COUNT;ARCHITECTURE THREE OF COUNT ISSIGNAL HS:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL LS:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK) BEGIN IF CLEAR=1 THEN HS=1001;LS=1001;WARN=0; ELSIF CLKEVENT AND CLK=1 THEN LS=LS-1; IF LS=0000 THEN LS=1001;HS=HS-1; IF HS=0000 AND LS=0000 THEN WARN=1;HS=0000;LS=0000; IF STOP=1 THEN HS=HS; LS=LS; WARN=1; END IF; END IF; END IF; END IF; HIGH=HS;LOW=LS;END PROCESS;END ARCHITECTURE THREE; 4報(bào)警模塊VHDL：在這個(gè)模塊中主要實(shí)現(xiàn)搶答過(guò)程中的報(bào)警功能，當(dāng)主持人按下控制鍵，有限時(shí)間內(nèi)（N秒內(nèi)）有人搶答或是倒計(jì)時(shí)到了之后蜂鳴器開始報(bào)警，輸出SOUND有效電平為高.LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ALARM IS PORT(CLEAR,WARN:IN STD_LOGIC; SOUND:OUT STD_LOGIC);END ;ARCHITECTURE FOUR OF ALARM ISBEGIN PROCESS(WARN,CLEAR) BEGIN IF CLEAR=1 THEN SOUND=0; ELSIF WARN=1 THEN SOUND=1; ELSE SOUND=0; END IF;END PROCESS;END ; 設(shè)計(jì)電路的仿真波形圖1搶答鑒別模塊仿真圖：2譯碼模塊仿真圖：3記時(shí)模塊仿真圖：部分仿真圖（1）：部分仿真圖（2）：4報(bào)警模塊仿真圖：五主電路連線圖：主電路仿真圖：六、心得與體會(huì)經(jīng)過(guò)三個(gè)星期的EDA課程設(shè)計(jì)，通過(guò)不懈努力，成功地設(shè)計(jì)出了數(shù)字式四路競(jìng)賽搶答器?；厥走@幾周，雖然因?yàn)槌醮紊婕癊DA技術(shù)及MAX_PLUS軟件，對(duì)相關(guān)知識(shí)知之甚少，我們也遇到了很多困難，但是我們?cè)谶@次實(shí)習(xí)的過(guò)程中都受益匪淺，收獲頗豐，甚為欣慰。 在這次課程設(shè)計(jì)的前期，我們先系統(tǒng)地學(xué)習(xí)了EDA概論，VHDL描述語(yǔ)言和設(shè)計(jì)應(yīng)用方面的基礎(chǔ)知識(shí)，使得能夠較熟練地使用MAX_PLUS軟件進(jìn)行設(shè)計(jì)開發(fā)，用原理圖輸入及VHDL語(yǔ)言等設(shè)計(jì)輸入并編譯仿真，同時(shí)我們對(duì)以往學(xué)過(guò)的理論知識(shí)有了更加透徹的理解。我們的課題為數(shù)字式四路競(jìng)賽搶答器，根據(jù)電路的特點(diǎn)，我們采用層次化結(jié)構(gòu)化設(shè)計(jì)，將此項(xiàng)設(shè)計(jì)任務(wù)分成若干模塊，規(guī)定每一模塊的功能和各模塊之間的接口，然后再將各模塊合起來(lái)調(diào)試。在設(shè)計(jì)的過(guò)程中，遇到問題我們先獨(dú)立思考，查找資料。到自己不能解決的時(shí)候就和其他組研究討論，向指導(dǎo)老師請(qǐng)教。這樣既提高了我們獨(dú)立發(fā)現(xiàn)問題、分析問題、解決問題的能力，又很好地培養(yǎng)了交流合作的精神。但是最后的成品卻不一定與仿真時(shí)完全一樣，因?yàn)?，再?shí)際接線中有著各種各樣的條件制約著。而且，在仿真中無(wú)法成功的電路接法，在實(shí)際中因?yàn)樾酒旧淼奶匦远軌虺晒?。所以，在設(shè)計(jì)時(shí)應(yīng)考慮兩者的差異，從中找出最適合的設(shè)計(jì)方法。本實(shí)驗(yàn)通過(guò)EDA軟件muxlus2的實(shí)現(xiàn)，讓我對(duì)VHDL語(yǔ)言有了大概的了解，所以說(shuō)，坐而言不如立而行，對(duì)于這些電路還是應(yīng)該自己動(dòng)手實(shí)際操作才會(huì)有深刻理解。通過(guò)這次設(shè)計(jì)，進(jìn)一步加深了對(duì)EDA的了解，讓我對(duì)它有了更加濃厚的興趣。特別是當(dāng)每一個(gè)子模塊編寫調(diào)試成功時(shí)，心里特別的高興。通過(guò)這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重要的，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來(lái)，從理論中得出結(jié)論，才能真正為社會(huì)服務(wù)，從而提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力。在設(shè)計(jì)的過(guò)程中遇到問題，可以說(shuō)得是困難重重，這畢竟第一次做的，難免會(huì)遇到過(guò)各種各樣的問題，同時(shí)在設(shè)計(jì)的過(guò)程中發(fā)現(xiàn)了自己的不足之處，對(duì)以前所學(xué)過(guò)的知識(shí)理解得不夠深刻，掌握得不夠牢固?？偟膩?lái)說(shuō)，這次設(shè)計(jì)的搶答器還是比較成功的，在設(shè)計(jì)中遇到了很多問題，最后在老師的辛勤的指導(dǎo)下，終于迎刃而解，有點(diǎn)小小的成就感，終于覺得平時(shí)所學(xué)的知識(shí)有了實(shí)用的價(jià)值，達(dá)到了理論與實(shí)際相結(jié)合的目的，不僅學(xué)到了不少知識(shí)，而且鍛煉