基于FPGA的PWM控制器設(shè)計(jì).doc

FPGA實(shí)驗(yàn)報(bào)告 西安科技大學(xué)FPGA應(yīng)用與設(shè)計(jì)綜合實(shí)驗(yàn)基于FPGA的PWM控制器設(shè)計(jì)1設(shè)計(jì)任務(wù)與要求1.1掌握PWM技術(shù)原理；了解PWM控制方法及應(yīng)用；完成基于FPGA的PWM控制器設(shè)計(jì)。1.2通過(guò)課程設(shè)計(jì)的實(shí)踐，進(jìn)一步理解和掌握硬件描述語(yǔ)言（VHDL或Verilog）和TOP-DOWN的設(shè)計(jì)流程，提高對(duì)實(shí)際項(xiàng)目的分析和設(shè)計(jì)能力，體會(huì)FPGA項(xiàng)目的過(guò)程，熟悉實(shí)驗(yàn)報(bào)告的編寫(xiě)規(guī)范。2設(shè)計(jì)原理分析 2.1利用FPGA語(yǔ)言編寫(xiě)程序?qū)崿F(xiàn)對(duì)50MHZ的硬件晶振進(jìn)行分頻和調(diào)節(jié)占空比。對(duì)硬件晶振的上升沿就行計(jì)數(shù)，當(dāng)2nHZ頻率利用高低電平進(jìn)行分頻時(shí)，當(dāng)計(jì)數(shù)到n-1是對(duì)原電平進(jìn)行反向就可以實(shí)現(xiàn)分頻。占空比是對(duì)上升沿的計(jì)數(shù)是兩個(gè)不同的數(shù)值時(shí)進(jìn)行反向。2.2脈寬調(diào)制（PWM）基本原理：控制方式就是對(duì)逆變電路開(kāi)關(guān)器件的通斷進(jìn)行控制，使輸出端得到一系列幅值相等的脈沖，用這些脈沖來(lái)代替正弦波或所需要的波形。也就是在輸出波形的半個(gè)周期中產(chǎn)生多個(gè)脈沖，使各脈沖的等值電壓為正弦波形，所獲得的輸出平滑且低次諧波少。按一定的規(guī)則對(duì)各脈沖的寬度進(jìn)行調(diào)制，即可改變逆變電路輸出電壓的大小，也可改變輸出頻率。例如，把正弦半波波形分成N等份，就可把正弦半波看成由N個(gè)彼此相連的脈沖所組成的波形。這些脈沖寬度相等，都等于 /n ，但幅值不等，且脈沖頂部不是水平直線，而是曲線，各脈沖的幅值按正弦規(guī)律變化。如果把上述脈沖序列用同樣數(shù)量的等幅而不等寬的矩形脈沖序列代替，使矩形脈沖的中點(diǎn)和相應(yīng)正弦等分的中點(diǎn)重合，且使矩形脈沖和相應(yīng)正弦部分面積（即沖量）相等，就得到一組脈沖序列，這就是PWM波形?？梢钥闯觯髅}沖寬度是按正弦規(guī)律變化的。根據(jù)沖量相等效果相同的原理，PWM波形和正弦半波是等效的。對(duì)于正弦的負(fù)半周，也可以用同樣的方法得到PWM波形。在PWM波形中，各脈沖的幅值是相等的，要改變等效輸出正弦波的幅值時(shí)，只要按同一比例系數(shù)改變各脈沖的寬度即可，因此在交直交變頻器中，PWM逆變電路輸出的脈沖電壓就是直流側(cè)電壓的幅值。根據(jù)上述原理，在給出了正弦波頻率，幅值和半個(gè)周期內(nèi)的脈沖數(shù)后，PWM波形各脈沖的寬度和間隔就可以準(zhǔn)確計(jì)算出來(lái)。按照計(jì)算結(jié)果控制電路中各開(kāi)關(guān)器件的通斷，就可以得到所需要的PWM波形。2.3原理圖：3設(shè)計(jì)方案先設(shè)計(jì)分頻器，以2分頻為基礎(chǔ)在器外部做循環(huán)可以實(shí)現(xiàn)2n倍分頻。后面進(jìn)行占空比調(diào)節(jié)使用計(jì)數(shù)器和比較器。根據(jù)精度不同分頻倍數(shù)以及占空比精確度都都會(huì)不同。該電路使用的是5位計(jì)數(shù)器，故設(shè)置頻率時(shí)要考慮占空比調(diào)節(jié)過(guò)程中已相當(dāng)分頻25倍。即m-25/2就是所應(yīng)設(shè)置到分頻器上的數(shù)值（注：并非分頻倍率）。4設(shè)計(jì)步驟4.1自行編寫(xiě)分頻器代碼,通過(guò)編譯等步驟生成分頻器。4.2調(diào)用軟件自帶比較器和計(jì)數(shù)器并搭建后續(xù)電路。4.3仿真調(diào)試。4.4下載到試驗(yàn)箱進(jìn)行測(cè)試。5設(shè)計(jì)程序代碼Library IEEE;Use ieee.std_logic_1164.all;Use ieee.std_logic_arith.all;Use ieee.std_logic_unsigned.all;Entity CPLD is Generic (pulse_width:integer:=1);Port(clock_in:in std_logic;Clock_out:out std_logic);End entity;Architecture pwm_architecture of CPLD isSignal counter:std_logic _vector(4 downto 0):=”00000”;Signal clock_1:std_logic:=0;Signal counter_1:std_logic _vector(5 downto 0):=”000000”; Begin Process(clock_in) Begin If clock_inevent and clock_in=1 then If pulse_widthcounter_1 then If counter=”00001” then Counter=”00000”; Else Counter=counter+1; End if; Counter_1=counter_1+1;Else Counter_1=”000000”; Clock_1=not clock_1;End if;End if;End process;Clock_out=clock_1;End architecture;5仿真波形6調(diào)試結(jié)果說(shuō)明 由于比較器的位數(shù)有限因此所設(shè)置的占空比也是一個(gè)