基于VHDL的數(shù)字頻率計(jì)的設(shè)計(jì).docx

湖南科技大學(xué)信息與電氣工程學(xué)院VHDL硬件描述語(yǔ)言課程設(shè)計(jì)報(bào)告題 目： 數(shù)字頻率計(jì) 專(zhuān) 業(yè)： 通信工程 班 級(jí)： 一班 姓 名： 學(xué) 號(hào)： 指導(dǎo)教師： 胡仕剛 2015年 01月 04日信息與電氣工程學(xué)院課程設(shè)計(jì)任務(wù)書(shū)20 20 學(xué)年第 學(xué)期專(zhuān)業(yè)： 學(xué)號(hào)： 姓名： 課程設(shè)計(jì)名稱： 設(shè)計(jì)題目： 完成期限：自 年 月 日至 年 月 日共 周設(shè)計(jì)依據(jù)、要求及主要內(nèi)容（可另加附頁(yè)）：指導(dǎo)教師（簽字）： 批準(zhǔn)日期： 年 月 日目錄摘要1引言2第一章 概述21.1 設(shè)計(jì)概述21.2課程設(shè)計(jì)的總體目標(biāo)21.3 設(shè)計(jì)內(nèi)容21.4 設(shè)計(jì)原理21.5 設(shè)計(jì)功能3第二章 數(shù)字頻率計(jì)系統(tǒng)分析32.1數(shù)字頻率計(jì)的設(shè)計(jì)任務(wù)及要求32.2 模塊的劃分32.3設(shè)計(jì)分析4第三章 各功能模塊基于VHDL的設(shè)計(jì)43.1 時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路模塊的VHDL源程序43.2 待測(cè)信號(hào)脈沖計(jì)數(shù)電路模塊的VHDL源程序53.2.1 十進(jìn)制加法計(jì)數(shù)器的VHDL源程序53.2.2待測(cè)信號(hào)脈沖計(jì)數(shù)器的VHDL源程序63.3 鎖存與譯碼顯示控制電路模塊的VHDL源程序73.3.1 譯碼顯示電路的VHDL源程序73.3.2 鎖存與譯碼顯示控制模塊的VHDL源程序73.4 頂層電路的VHDL源程序8第四章 數(shù)字頻率計(jì)波形仿真94.1 時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路模塊的仿真94.2 待測(cè)信號(hào)脈沖計(jì)數(shù)電路模塊的仿真104.2.1 十進(jìn)制加法計(jì)數(shù)器的仿真104.2.2待測(cè)信號(hào)脈沖計(jì)數(shù)器的仿真104.3 鎖存與譯碼顯示控制電路模塊的仿真104.3.1 譯碼顯示電路的仿真114.3.2 鎖存與譯碼顯示控制模塊的仿真114.4 數(shù)字頻率計(jì)系統(tǒng)的仿真11第五章 體會(huì)和建議12參考文獻(xiàn)：13摘要 本文介紹了一種自頂向下分層設(shè)計(jì)多功能數(shù)字頻率計(jì)的設(shè)計(jì)方法。該頻率計(jì)采用VHDL硬件描述語(yǔ)言編程以MAX+PLUS為開(kāi)發(fā)環(huán)境，極大地減少了硬件資源的占用。數(shù)字頻率計(jì)模塊劃分的設(shè)計(jì)具有相對(duì)獨(dú)立性，可以對(duì)模塊單獨(dú)進(jìn)行設(shè)計(jì)、調(diào)試和修改，縮短了設(shè)計(jì)周期。該數(shù)字頻率計(jì)的測(cè)量范圍為lHz1MHz，響應(yīng)時(shí)間小于等于15秒；其測(cè)試結(jié)果由4只七段數(shù)碼管穩(wěn)定顯示，測(cè)量誤差小于等于1 。仿真波形與分析結(jié)果表明，所設(shè)計(jì)的電路通過(guò)硬件仿真能夠滿足數(shù)字頻率計(jì)的功能要求，具有理論與實(shí)踐意義，實(shí)現(xiàn)了電子電路自動(dòng)化的過(guò)程。數(shù)字頻率計(jì)模塊劃分的設(shè)計(jì)具有相對(duì)獨(dú)立性，可以對(duì)模塊單獨(dú)進(jìn)行設(shè)計(jì)、調(diào)試和修改，縮短了設(shè)計(jì)周期。關(guān)鍵詞：VHDL 數(shù)字頻率計(jì) EDA MAX+PLUSAbstractThis paper presents a top-down design of multi-layered design method of digital frequency meter. The frequency counter using VHDL hardware description language programming in MAX + PLUS for the development environment, greatly reducing the hardware resources of the occupation. Digital frequency meter module design division of the relative independence of the separate modules can design, debug and modify, shorten the design cycle. The digital frequency meter measurement range of lHz 1MHz, response time of 15 seconds or less; the test results from the four seven-segment digital tube display stability, measurement error is less than equal to 1%. Simulation waveforms and analysis results show that the designed circuit simulation by hardware to meet the functional requirements of digital frequency meter of great theoretical and practical significance of the electronic circuit to achieve the automated process. Digital frequency meter module design division of the relative independence of the separate modules can design, debug and modify, shorten the design cycle.Key words: VHDL Digital frequency meter EDA MAX+PLUS引言數(shù)字頻率計(jì)是數(shù)字電路中的一個(gè)典型應(yīng)用，實(shí)際的硬件設(shè)計(jì)用到的器件較多，連線比較復(fù)雜，而且會(huì)產(chǎn)生較大的延時(shí)，造成測(cè)量誤差、可靠性差。隨著可編程邏輯器件（CPLD）的廣泛應(yīng)用，以EDA工具為開(kāi)發(fā)平臺(tái)，利用VHDL（Very High Speed Integrated Circuit Hardware Description Language，超高速集成電路硬件描述語(yǔ)言）工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，采用自頂向下（Top to Down）和基于庫(kù)（Library-based）的設(shè)計(jì)，設(shè)計(jì)者不但可以不必了解硬件結(jié)構(gòu)設(shè)計(jì)，而且將使系統(tǒng)大大簡(jiǎn)化，提高整體的性能和可靠性。第一章 概述1.1 設(shè)計(jì)概述所謂頻率，就是周期信號(hào)在單位時(shí)間（1s）里變化的次數(shù)。本數(shù)字頻率計(jì)的設(shè)計(jì)思路是：(1) 根據(jù)頻率計(jì)的測(cè)頻原理，可以選擇合適的時(shí)基信號(hào)對(duì)輸入被測(cè)信號(hào)脈沖進(jìn)行計(jì)數(shù)，實(shí)現(xiàn)測(cè)頻的目的。(2) 根據(jù)數(shù)字頻率計(jì)的基本原理，本文設(shè)計(jì)方案的基本思想是分為三個(gè)模塊來(lái)實(shí)現(xiàn)其功能，即時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路模塊、待測(cè)信號(hào)脈沖計(jì)數(shù)電路模塊和鎖存與譯碼顯示控制電路模塊，并且分別用VHDL對(duì)其進(jìn)行編程，實(shí)現(xiàn)計(jì)數(shù)電路、鎖存電路、顯示電路等。1.2課程設(shè)計(jì)的總體目標(biāo)（1）、本設(shè)計(jì)的任務(wù)是熟悉支持VHDL語(yǔ)言的軟件，例如：MAXPLUS2，ISP，F(xiàn)OUNDATION等，利用這一類(lèi)軟件使用VHDL語(yǔ)言進(jìn)行設(shè)計(jì)。（2）、熟悉數(shù)字電路及相關(guān)專(zhuān)業(yè)課程的基本知識(shí)并能聯(lián)系具體程序 （3）、正確操作使用VHDL語(yǔ)言相關(guān)軟件，能編譯，調(diào)試，仿真VHDL語(yǔ)言程序（4）、設(shè)計(jì)數(shù)字電路，編寫(xiě)程序，實(shí)現(xiàn)電路功能。1.3 設(shè)計(jì)內(nèi)容分析數(shù)字頻率計(jì)的功能，完成功能模塊的劃分，分別用VHDL語(yǔ)言完成底層模塊的設(shè)計(jì)和以原理圖的方法完成頂層模塊的設(shè)計(jì)，分別對(duì)各個(gè)模塊以及頂層模塊進(jìn)行仿真分析，最后在硬件開(kāi)發(fā)平臺(tái)上進(jìn)行測(cè)試。1.4 設(shè)計(jì)原理眾所周知，頻率信號(hào)易于傳輸，抗干擾性強(qiáng)，可以獲得較好的測(cè)量精度。因此，頻率檢測(cè)是電子測(cè)量領(lǐng)域最基本的測(cè)量之一。頻率計(jì)的基本原理是用一個(gè)頻率穩(wěn)定度高的頻率源作為基準(zhǔn)時(shí)鐘，對(duì)比測(cè)量其他信號(hào)的頻率。通常情況下計(jì)算每秒內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)，即閘門(mén)時(shí)間為1s。閘門(mén)時(shí)間可以根據(jù)需要取值，大于或小于1S都可以。閘門(mén)時(shí)間越長(zhǎng)，得到的頻率值就越準(zhǔn)確，但閘門(mén)時(shí)間越長(zhǎng)，則每測(cè)一次頻率的間隔就越長(zhǎng)。閘門(mén)時(shí)間越短，測(cè)得的頻率值刷新就越快，但測(cè)得的頻率精度就受影響。一般取1s作為閘門(mén)時(shí)間。數(shù)字頻率計(jì)的關(guān)鍵組成部分包括測(cè)頻控制信號(hào)發(fā)生器、計(jì)數(shù)器、鎖存器、譯碼驅(qū)動(dòng)電路和顯示電路，其原理框圖如圖1. 1所示。計(jì)數(shù)器鎖存器譯碼驅(qū)動(dòng)電路數(shù)碼管顯示測(cè)頻控制信號(hào)發(fā)生器圖1.1 原理框圖待測(cè)信號(hào)1.5 設(shè)計(jì)功能 四位十進(jìn)制數(shù)字頻率計(jì)用四組七段譯碼顯示的數(shù)字頻率計(jì)，其頻率測(cè)量范圍為1Hz10kHz。采用記憶顯示的方法，即在測(cè)量過(guò)程中不刷新數(shù)據(jù)，等數(shù)據(jù)過(guò)程結(jié)束后才顯示測(cè)量結(jié)果，給出待測(cè)信號(hào)的頻率值，并保存到下一次測(cè)量結(jié)束，顯示時(shí)間不少于1秒。第二章 數(shù)字頻率計(jì)系統(tǒng)分析2.1數(shù)字頻率計(jì)的設(shè)計(jì)任務(wù)及要求設(shè)計(jì)一個(gè)四位十進(jìn)制的數(shù)字頻率計(jì)，要求具有以下功能：(1) 測(cè)量范圍：1Hz10kHz。(2) 測(cè)量誤差1%。(3) 響應(yīng)時(shí)間15s。(4) 顯示時(shí)間不少于1s。(5) 具有記憶顯示的功能，即在測(cè)量的過(guò)程中不刷新數(shù)據(jù)，等數(shù)據(jù)過(guò)程結(jié)束后才顯示測(cè)量結(jié)果，給出待測(cè)信號(hào)的頻率值，并保存到下一次測(cè)量結(jié)束。2.2 模塊的劃分根據(jù)系統(tǒng)設(shè)計(jì)要求，系統(tǒng)設(shè)計(jì)采用自頂向下的設(shè)計(jì)方法，系統(tǒng)的組成框圖如圖3. 1所示，包括時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路模塊，以及待測(cè)信號(hào)脈沖計(jì)數(shù)電路模塊和鎖存與譯碼顯示控制電路模塊。時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路待測(cè)信號(hào)脈沖計(jì)數(shù)電路鎖存與譯碼顯示電路ENCLRLOCKq0:15z10:6z20:6z30:6z40:6待測(cè)信號(hào)F_IN標(biāo)準(zhǔn)時(shí)鐘CLK圖3.1 數(shù)字頻率計(jì)的組成框圖(1) 時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路模塊時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路的主要產(chǎn)生計(jì)數(shù)允許信號(hào)EN、清零信號(hào)CCLR和鎖存信號(hào)LOCK。(2) 待測(cè)信號(hào)脈沖計(jì)數(shù)電路模塊待測(cè)信號(hào)脈沖計(jì)數(shù)電路是對(duì)待測(cè)脈沖信號(hào)的頻率進(jìn)行測(cè)量，它可由4個(gè)十進(jìn)制加法計(jì)數(shù)器組成，其中EN為計(jì)數(shù)選通控制信號(hào)，CLR為計(jì)數(shù)器清零信號(hào)。在計(jì)數(shù)器清零信號(hào)CLR清零后，當(dāng)計(jì)數(shù)選通控制信號(hào)EN有效時(shí)，開(kāi)始對(duì)待測(cè)信號(hào)進(jìn)行計(jì)數(shù)。如果計(jì)數(shù)選通控制信號(hào)EN的寬度為1s，那么計(jì)數(shù)結(jié)果就為待測(cè)信號(hào)的頻率；如果計(jì)數(shù)選通信號(hào)EN的寬度為100ms，那么待測(cè)信號(hào)的頻率等于計(jì)數(shù)結(jié)果10。(3) 鎖存與譯碼顯示控制電路模塊鎖存與譯碼顯示控制電路用于實(shí)現(xiàn)記憶顯示，在測(cè)量過(guò)程中不刷新新的數(shù)據(jù)，直到測(cè)量過(guò)程結(jié)束后，鎖存顯示測(cè)量結(jié)果，并且保存到下一次測(cè)量結(jié)束。鎖存與譯碼顯示電路的功能是對(duì)四位BCD碼進(jìn)行鎖存，并轉(zhuǎn)換為對(duì)應(yīng)的4組七段碼，用于驅(qū)動(dòng)數(shù)碼管。2.3設(shè)計(jì)分析采用VHDL語(yǔ)言設(shè)計(jì)一個(gè)復(fù)雜的電路系統(tǒng)，運(yùn)用自頂向下的設(shè)計(jì)思想，將系統(tǒng)按功能逐層分割的層次化設(shè)計(jì)方法進(jìn)行設(shè)計(jì)。在頂層對(duì)內(nèi)部各功能塊的連接關(guān)系和對(duì)外的接口關(guān)系進(jìn)行了描述，而功能塊的邏輯功能和具體實(shí)現(xiàn)形式則由下一層模塊來(lái)描述。各功能模塊采用VHDL語(yǔ)言來(lái)描述。第三章 各功能模塊基于VHDL的設(shè)計(jì)3.1 時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路模塊的VHDL源程序程序ctrl.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CTRL IS PORT(CLK: IN STD_LOGIC; -系統(tǒng)時(shí)鐘 LOCK: OUT STD_LOGIC; -鎖存信號(hào) EN: OUT STD_LOGIC; -計(jì)數(shù)允許信號(hào) CLR: OUT STD_LOGIC); -清零信號(hào)END;ARCHITECTURE ART OF CTRL IS SIGNAL Q: STD_LOGIC_VECTOR(3 DOWNTO 0); -定義變量BEGINPROCESS(CLK) BEGIN IF(CLKEVENT AND CLK=1)THEN -檢測(cè)時(shí)鐘上升沿 IF Q=1111THEN Q=0000; -計(jì)數(shù)大于15,清零 ELSE Q=Q+1; -允許計(jì)數(shù) END IF; END IF; EN=NOT Q(3); LOCK=Q(3) AND NOT(Q(2) AND Q(1); CLR=Q(3) AND Q(2) AND NOT(Q(1); END PROCESS;END ART; 程序主要講述了由時(shí)鐘信號(hào)產(chǎn)生計(jì)數(shù)允許信號(hào)、清零信號(hào)和鎖存信號(hào)，而且限定了響應(yīng)時(shí)間為不超過(guò)15s。3.2 待測(cè)信號(hào)脈沖計(jì)數(shù)電路模塊的VHDL源程序3.2.1 十進(jìn)制加法計(jì)數(shù)器的VHDL源程序程序cb10.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CB10 IS PORT(CLK,EN,CLR: IN STD_LOGIC; COUNT10: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); -計(jì)數(shù)輸信號(hào)END CB10;ARCHITECTURE ART OF CB10 IS -結(jié)構(gòu)體 BEGIN PROCESS(CLK,CLR,EN) BEGIN IF CLR=1 THEN COUNT10=0000; -計(jì)數(shù)器清零 ELSIF RISING_EDGE(CLK) THEN -檢測(cè)時(shí)鐘上升沿 IF(EN=1) THEN -檢測(cè)是否允許計(jì)數(shù) IF COUNT10=1001 THEN COUNT10=0000; -計(jì)數(shù)值滿9清零 ELSE COUNT10=COUNT10+1; -允許計(jì)數(shù) END IF; END IF; END IF; END PROCESS;END ART; 程序主要講述了十進(jìn)制加法計(jì)數(shù)器的使用，在符合了一定的標(biāo)準(zhǔn)以后十進(jìn)制的使用，在計(jì)數(shù)器滿9后清零。3.2.2待測(cè)信號(hào)脈沖計(jì)數(shù)器的VHDL源程序程序count.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNT IS PORT(CLK: IN STD_LOGIC; -待測(cè)時(shí)鐘信號(hào) EN: IN STD_LOGIC; -計(jì)數(shù)選通控制信號(hào) CLR: IN STD_LOGIC; -計(jì)數(shù)器清零信號(hào) QA,QB,QC,QD: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); -結(jié)果輸出信號(hào)END;ARCHITECTURE ART OF COUNT IS COMPONENT CB10 -元件CB10引用說(shuō)明語(yǔ)句 PORT(CLK,EN,CLR: IN STD_LOGIC; COUNT10: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); -計(jì)數(shù)輸出信號(hào) END COMPONENT; SIGNAL CLK2: STD_LOGIC; SIGNAL CLK3: STD_LOGIC; SIGNAL CLK4: STD_LOGIC; BEGIN CLK2=NOT QA(3); CLK3=NOT QB(3); CLK4=NOT QC(3); U1:CB10 PORT MAP(CLK,EN,CLR,QA); -元件引用例示 U2:CB10 PORT MAP(CLK2,EN,CLR,QB); -元件引用例示 U3:CB10 PORT MAP(CLK3,EN,CLR,QC); -元件引用例示 U4:CB10 PORT MAP(CLK4,EN,CLR,QD); -元件引用例示END ART;3.3 鎖存與譯碼顯示控制電路模塊的VHDL源程序3.3.1 譯碼顯示電路的VHDL源程序程序bcd7.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY BCD7 IS PORT(BCD: IN STD_LOGIC_VECTOR(3 DOWNTO 0); -BCD輸入信號(hào) LED: OUT STD_LOGIC_VECTOR(6 DOWNTO 0); -七段譯碼輸出信號(hào)END;ARCHITECTURE ART OF BCD7 IS BEGIN LED=0111111 WHEN BCD=0000 ELSE -對(duì)照七段字形顯示譯碼器真值表 0000110 WHEN BCD=0001 ELSE 1011011 WHEN BCD=0010 ELSE 1001111 WHEN BCD=0011 ELSE 1100110 WHEN BCD=0100 ELSE 1101101 WHEN BCD=0101 ELSE 1111101 WHEN BCD=0110 ELSE 0000111 WHEN BCD=0111 ELSE 1111111 WHEN BCD=1000 ELSE 1101111 WHEN BCD=1001 ELSE 0000000;END ART; 程序主要講述了七段譯碼器的顯示問(wèn)題，對(duì)應(yīng)的給出了信號(hào)輸入過(guò)程中七段譯碼器的各種顯示。3.3.2 鎖存與譯碼顯示控制模塊的VHDL源程序程序lock.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LOCK IS PORT(LOCK: IN STD_LOGIC; QA,QB,QC,QD: IN STD_LOGIC_VECTOR(3 DOWNTO 0); LEDA,LEDB,LEDC,LEDD: OUT STD_LOGIC_VECTOR(6 DOWNTO 0);-頻率計(jì)數(shù)輸出END;ARCHITECTURE ART OF LOCK IS SIGNAL QAL,QBL,QCL,QDL: STD_LOGIC_VECTOR(3 DOWNTO 0); COMPONENT BCD7 -元件BCD7引用說(shuō)明語(yǔ)句 PORT(BCD: IN STD_LOGIC_VECTOR(3 DOWNTO 0); LED: OUT STD_LOGIC_VECTOR(6 DOWNTO 0); END COMPONENT; BEGIN PROCESS(LOCK) BEGIN IF(LOCKEVENT AND LOCK=1)THEN -檢測(cè)時(shí)鐘上升沿 QAL=QA; QBL=QB; QCL=QC; QDL=QD; END IF; END PROCESS; U0: BCD7 PORT MAP(QAL,LEDA); -元件引用例示 U1: BCD7 PORT MAP(QBL,LEDB); -元件引用例示 U2: BCD7 PORT MAP(QCL,LEDC); -元件引用例示 U3: BCD7 PORT MAP(QDL,LEDD); -元件引用例示END ART; 程序主要講述了調(diào)用七段譯碼器的顯示，將輸入的信號(hào)經(jīng)過(guò)譯碼之后在七段譯碼器上進(jìn)行顯示。3.4 頂層電路的VHDL源程序程序pinlvji.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY PINLVJI IS PORT(F_IN,CLK: IN STD_LOGIC; ENT,LOCKT,CLRT: BUFFER STD_LOGIC; Z1,Z2,Z3,Z4: OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END PINLVJI;ARCHITECTURE ART OF PINLVJI IS SIGNAL ENS,LOCKS,CLRS: STD_LOGIC; SIGNAL QAS,QBS,QCS,QDS: STD_LOGIC_VECTOR(3 DOWNTO 0);COMPONENT CTRL -元件CTRL引用說(shuō)明語(yǔ)句 PORT(CLK: IN STD_LOGIC; EN,LOCK,CLR: OUT STD_LOGIC);END COMPONENT;COMPONENT COUNT -元件COUNT引用說(shuō)明語(yǔ)句 PORT(CLK,EN,CLR: IN STD_LOGIC; QA,QB,QC,QD: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END COMPONENT;COMPONENT LOCK -元件LOCK引用說(shuō)明語(yǔ)句 PORT(LOCK: IN STD_LOGIC; QA,QB,QC,QD: IN STD_LOGIC_VECTOR(3 DOWNTO 0); LEDA,LEDB,LEDC,LEDD: OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END COMPONENT; BEGIN ENT=ENS; LOCKT=LOCKS; CLRT=CLRS; U1:CTRL PORT MAP(CLK,ENS,LOCKS,CLRS); -元件引用例示 U2:COUNT PORT MAP(F_IN,ENS,CLRS,QAS,QBS,QCS,QDS); -元件引用例示 U3:LOCK PORT MAP(LOCKS,QAS,QBS,QCS,QDS,Z1,Z2,Z3,Z4); -元件引用例示 END ART;第四章 數(shù)字頻率計(jì)波形仿真4.1 時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路模塊的仿真圖4.1 時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制模塊的仿真圖圖4. 2 時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路模塊的仿真圖的詳細(xì) 圖4.1顯示的是時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路模塊的仿真圖，很鮮明的給出了時(shí)鐘信號(hào)與計(jì)數(shù)允許信號(hào)、清零信號(hào)和鎖存信號(hào)的關(guān)系，而圖5. 2更加詳細(xì)的給出了計(jì)數(shù)允許信號(hào)、清零信號(hào)和鎖存信號(hào)與變量Q之間所存在的相對(duì)應(yīng)的關(guān)系。4.2 待測(cè)信號(hào)脈沖計(jì)數(shù)電路模塊的仿真4.2.1 十進(jìn)制加法計(jì)數(shù)器的仿真圖4.3 十進(jìn)制加法計(jì)數(shù)器的仿真圖 圖4.3顯示的是十進(jìn)制加法計(jì)數(shù)器的仿真圖，它詳細(xì)的給出了計(jì)數(shù)輸出信號(hào)與計(jì)數(shù)允許信號(hào)和清零信號(hào)之間的關(guān)系，能清楚的理解當(dāng)CLR為0時(shí)，輸出為0；在EN為1選通有效后，則開(kāi)始計(jì)數(shù)。4.2.2待測(cè)信號(hào)脈沖計(jì)數(shù)器的仿真圖4.4 測(cè)信號(hào)脈沖計(jì)數(shù)器的仿真圖4.4顯示的是測(cè)信號(hào)脈沖計(jì)數(shù)器的仿真圖，以圖文的形式更直接的表現(xiàn)了信號(hào)脈沖的計(jì)數(shù)值，簡(jiǎn)介明了。4.3 鎖存與譯碼顯示控制電路模塊的仿真4.3.1 譯碼顯示電路的仿真圖4.5 譯碼顯示電路的仿真圖 圖4.5顯示的是譯碼顯示電路的仿真圖，它直接用圖形詮釋了程序中語(yǔ)句的意思，讓人一目了然，更簡(jiǎn)單的了解了模塊的作用。4.3.2 鎖存與譯碼顯示控制模塊的仿真圖4.6 鎖存與譯碼顯示控制電路的仿