實(shí)驗(yàn)報(bào)告-流水線cpu(處理器)的實(shí)現(xiàn)

1、本 科 實(shí) 驗(yàn) 報(bào) 告實(shí)驗(yàn)名稱： 流水線機(jī)制CPU的實(shí)現(xiàn) 一、實(shí)驗(yàn)內(nèi)容和原理實(shí)驗(yàn)內(nèi)容：1、 分析ARM指令集，明確指令功能、指令在CPU中執(zhí)行各階段中的行為；2、 設(shè)計(jì)ARM處理器的數(shù)據(jù)通路和控制通路，畫出指令描述表和指令的狀態(tài)轉(zhuǎn)換圖；3、 利用Vivado軟件，用Verilog硬件描述語言描述處理器中的各個(gè)分部件，每個(gè)分部件通過功能仿真；4、 利用Vivado軟件，用Verilog硬件描述語言實(shí)現(xiàn)分部件的互連，即實(shí)現(xiàn)數(shù)據(jù)通路和控制通路；5、 編寫測試用的匯編指令，并將匯編指令轉(zhuǎn)換為二進(jìn)制的指令編碼，并且加載到處理器中的指令存儲器中。6、 將ARM處理器編程下載至FPGA實(shí)驗(yàn)板，運(yùn)行測試程序，

2、并通過開發(fā)板上的led或數(shù)碼管顯示執(zhí)行結(jié)果。二、實(shí)驗(yàn)步驟與實(shí)驗(yàn)結(jié)果寫出實(shí)驗(yàn)操作的總體思路、操作規(guī)范和主要注意事項(xiàng)；按順序記錄實(shí)驗(yàn)中每一個(gè)環(huán)節(jié)和實(shí)驗(yàn)現(xiàn)象。畫出必要的實(shí)驗(yàn)裝置結(jié)構(gòu)示意圖，并配以相應(yīng)文字說明；（一）說明你所實(shí)現(xiàn)的ARM處理器是多周期還是流水線CPU；一共實(shí)現(xiàn)了多少條指令？測試通過了多少條指令？我實(shí)現(xiàn)的處理器是流水線的，一共實(shí)現(xiàn)了10條指令，測試通過了10條指令。（二）描述你的設(shè)計(jì)思路，如果你實(shí)現(xiàn)了多周期和流水線CPU，請分別描述多周期CPU設(shè)計(jì)思路：流水線處理器設(shè)計(jì)思路：由于將多周期的階段分成五級流水，無法設(shè)置統(tǒng)一的控制信號，而是讓每一級流水段根據(jù)自己輸入的指令產(chǎn)生控制信號，即將各個(gè)

3、控制信號分屬到兩級流水之間的寄存器當(dāng)中。本想設(shè)計(jì)一個(gè)移位寄存器來將指令分別送入各級寄存器，但是發(fā)現(xiàn)不是特別有必要這樣做，因?yàn)榭梢詫⒅噶钜患壱患墏鬟f下去可以實(shí)現(xiàn)同樣的功能?？偣卜治寮壛魉≈?，譯碼，執(zhí)行，存儲，寫回。如果指令之間出現(xiàn)相關(guān)則設(shè)置空指令，如果遇到空指令則所有控制信號為0，不產(chǎn)生任何有影響的操作。（3） 對于實(shí)現(xiàn)的多周期處理器，為你所實(shí)現(xiàn)的指令畫出指令描述表，和指令的狀態(tài)轉(zhuǎn)換圖，一類指令可以畫一個(gè)表或一個(gè)狀態(tài)轉(zhuǎn)換圖助記符功能操作描述LDR加載字RFrd = MemAddrSTR存儲字MemAddr = RFrdADD加RFrd = RFrn+Src2SUB減RFrd = RFrn-S

4、rc2AND與RFrd = RFrn&Src2ORR或RFrd = RFrn|Src2EOR異或RFrd = RFrnSrc2MOV移動(dòng)RFrd = Src2CMP比較Set flags based on RFrn - Src2B轉(zhuǎn)移PC = PC + 4 + BranchAddr（四）畫出你設(shè)計(jì)的處理器（多周期和流水線）的數(shù)據(jù)通路和控制通路的合成圖，要求為viso圖或其他可再次修改的圖，不能僅用無法修改的圖片流水線數(shù)據(jù)通路(viso圖雙擊用viso打開)（一） 如果你設(shè)計(jì)的是流水線CPU，描述你的設(shè)計(jì)思路，實(shí)現(xiàn)方法，和多周期實(shí)現(xiàn)時(shí)的異同。流水線實(shí)現(xiàn)的時(shí)候與多周期的相同之處在于各級部件均相同，

5、控制信號也相似，不同之處在于多周期是狀態(tài)機(jī)轉(zhuǎn)換，控制信號統(tǒng)一生成，而流水線是分段處理，流水作業(yè)，各級流水線寄存器產(chǎn)生控制該級流水的控制信號。將一個(gè)指令分成5個(gè)相同階段執(zhí)行，可以提高并行性，充分利用硬件資源。（二） 你的驗(yàn)證程序，匯編形式，帶注釋指令功能描述結(jié)果E3A01001MOV RF1, 1RF1 = 1E3A02001MOV RF2, 1RF2 = 1E3A06002MOV RF6, 2RF6 = 2E3A07005MOV RF7, 5RF7 = 5ECMP RF6, RF7Z=(RF6=RF7?)1:0B, 3Z=1,跳至EERF1 = RF1+RF2RF1 = RF1+RF2ERF2

6、 = RF1-RF2RF2 = RF1-RF2ERF6 = RF6+1RF6 = RF6+1E8FFFFF9B, -7跳至E執(zhí)行EMEM0 = RF1MEM0 = RF1（七）你的實(shí)驗(yàn)結(jié)果見實(shí)驗(yàn)結(jié)果分析。三、實(shí)驗(yàn)結(jié)果分析說明分析方法（邏輯分析、系統(tǒng)科學(xué)分析、模糊數(shù)學(xué)分析或統(tǒng)計(jì)分析的方法等），對原始數(shù)據(jù)進(jìn)行分析和處理，寫出明確的實(shí)驗(yàn)結(jié)果，并說明其可靠程度；我將斐波那契數(shù)列計(jì)算到了5，結(jié)果應(yīng)該顯示1,2,3,5.最終結(jié)果為5八、問題與建議對實(shí)驗(yàn)過程中出現(xiàn)的問題進(jìn)行描述、分析，提出解決思路和方法，無法解決的，要說明原因；記錄實(shí)驗(yàn)心得體會(huì)，提出建議。流水線實(shí)現(xiàn)起來較多周期要容易一些，也可能是已經(jīng)對軟件

7、操作比較熟練，差錯(cuò)的能力也提高了，所以將多周期改造成流水線的時(shí)候沒花太多功夫，主要就是將控制信號分屬到各個(gè)寄存器當(dāng)中去，并對RF單獨(dú)開一個(gè)讀口給Rd字段，因?yàn)橐谝慌淖x出三個(gè)寄存器的值較為困難。還將RF的讀功能取消時(shí)鐘上升沿觸發(fā)而是改成只要地址改變就讀，這樣可以節(jié)省在兩個(gè)流水段之間的時(shí)鐘周期數(shù)為1，取消ALUout寄存器以及CPSR，而將其結(jié)果直接輸入下一個(gè)流水段之間的寄存器，目的同樣是為了減少兩個(gè)流水段之間的時(shí)鐘周期為1。但是要保留PC的寄存器功能。四、實(shí)驗(yàn)總結(jié) 本次實(shí)驗(yàn)我學(xué)會(huì)了使用Verilog硬件描述語言，通過軟件設(shè)計(jì)的形式來設(shè)計(jì)硬件電路。Verilog語言不難學(xué)，類似于C語言，可以類比學(xué)習(xí)。數(shù)據(jù)通路以及CPU的設(shè)計(jì)都是數(shù)字電路基礎(chǔ)以及計(jì)算機(jī)原理知識的綜合運(yùn)用。本次實(shí)驗(yàn)提升了我綜合運(yùn)用所學(xué)知識，分析，設(shè)計(jì)電路的能力，我體