FPGA的配置引腳說明

1、FPGA 是基于 SRAM 編程的，編程信息在系統(tǒng)掉電時(shí)會丟失，每次上電時(shí)，都 需要從器件外部的 FLASH 或 EEPROM 中存儲的編程數(shù)據(jù)重現(xiàn)寫入內(nèi)部的 SRAM 中。FPGA 在線加載需要有 CPU的幫助，并且在加載前 CPU 已經(jīng)啟動并 工作。FPGA 的加載模式主要有以下幾種：1) .PS模式(Passive Serial Configuration Mode)，即被動串行加載模式。PS模式適合于邏輯規(guī)模小，對加載速度要求不高的 FPGA 加載場合。在此 模式下，加載所需的配置時(shí)鐘信號 CCLK 由 FPGA 外部時(shí)鐘源或外部控制信號 提供。另外， PS 加載模式需要外部微控制器的

2、支持。2) .AS 模式(Active Serial Configuration Mode) ，即主動串行加載模式。在 AS 模式下， FPGA 主動從外部存儲設(shè)備中讀取邏輯信息來為自己進(jìn)行配 置，此模式的配置時(shí)鐘信號 CCLK 由 FPGA 內(nèi)部提供。3) .PP模式(Passive Parallel Configuration Mode)，即被動并行加載模式。此模式適合于邏輯規(guī)模較大，對加載速度要求較高的 FPGA 加載場合。 PP 模式下，外部設(shè)備通過 8bit 并行數(shù)據(jù)線對 FPGA進(jìn)行邏輯加載， CCLK 信號由外 部提供。4) .BS 模式 (Boundary Scan Confi

3、guration Mode)，即邊界掃描加載模式。也就是我們通常所說的 JTAG 加載模式。所有的 FPGA 芯片都有三個(gè)或四個(gè) 加載模式配置管腳， 通過配置 MESL0.3 來選取不同的加載模式。 首先來介紹下 PS加載模式，各個(gè)廠商 FPGA 產(chǎn)品的 PS加載端口定義存在一些差異， 下面就對 目前主流的三個(gè) FPGA 廠商 Altera, Xilinx,Lattice 的 PS 加載方式進(jìn)行一一介紹。 Altera 公司的 FPGA 產(chǎn)品 PS加載接口如下圖所示。1) .CONFIG_DONE ：加載完成指示輸出信號， I/O 接口，高有效，實(shí)際使用中通過 4.7K 電阻上拉 到 VCC，

4、使其默認(rèn)狀態(tài)為高電平， 表示芯片已加載完畢， 當(dāng)FPGA 正在加載時(shí)， 會將其驅(qū)動為低電平。2) .nSTATUS：芯片復(fù)位完成狀態(tài)信號， I/O 接口，低有效，為低時(shí)表示可以接收來自外部 的加載數(shù)據(jù)。實(shí)際使用中通過 4.7K 電阻上拉到 VCC ，使其默認(rèn)狀態(tài)為高，表示 不接收加載數(shù)據(jù)。3) .nCE：芯片使能管腳，輸入信號，低有效，表示芯片被使能。 當(dāng) nCE為高電平時(shí)， 芯片為去使能狀態(tài)，禁止對芯片進(jìn)行任何操作。對于單 FPGA 芯片單板， nCE 直接接 GND 即可，而對于多 FPGA 芯片單板，第一片芯片的 nCE接 GND，下 一芯片的 nCE 接上一芯片的 nCEO。4) .n

5、CEO：使能輸出信號， 當(dāng)芯片加載完成時(shí)， 該管腳輸出為低電平， 未加載完成時(shí)輸 出為高電平。對于單 FPGA 芯片單板，nCEO懸空，對于多 FPGA 芯片單板，nCEO 接下一芯片的 nCE。5) .nCONFIG：啟動加載輸入信號，低電平時(shí)表示外部要求 FPGA需要重新加載，復(fù)位 FPGA芯片，清空芯片中現(xiàn)有數(shù)據(jù)。實(shí)際使用中該管腳通過 4.7K 電阻上拉到 VCC ，使 其默認(rèn)狀態(tài)為高6) .DCLK ：加載數(shù)據(jù)參考時(shí)鐘。 PS模式下為輸入， AS 模式下為輸出7) .DATA0 ： 加載數(shù)據(jù)輸入，輸入信號。8) .MSEL0:3 ：加載模式配置管腳?？刂萍虞d模式上圖為利用 CPU擴(kuò)展

6、I/O端口對多片 FPGA進(jìn)行 PS加載的硬件連接實(shí)例。 CPU可以利用自己的 I/O端口來對 FPGA進(jìn)行直接加載，不過，由于 CPU的 I/O 端口有限，在大多數(shù)情況下，都是利用擴(kuò)展 I/O 端口，擴(kuò)展器件可以是 CPLD 或 FPGA，不過在大多數(shù)情況下都是 CPLD。上圖為同步加載方案，兩片 FPGA 的 nCE管腳都接 GND，所以兩片 FPGA 的加載操作會同時(shí)開始和結(jié)束，此種設(shè)計(jì) 方案適用于兩片 FPGA 來自同一個(gè)廠家，并且邏輯數(shù)據(jù)相同。如果兩片 FPGA 的邏輯數(shù)據(jù)不同，則需要采取異步加載模式，如下圖所示。如上圖所示，第一片芯片的 nCEO輸出管腳與第二片芯片的 nCE 管腳

7、連接， 當(dāng)?shù)谝黄酒虞d邏輯時(shí)， nCEO 輸出高電平，將第二片芯片禁止，直到第一片 芯片加載完成時(shí)， nCEO 輸出低電平，讓第二片芯片使能，然后開始接收加載數(shù) 據(jù)。FPGA 的加載流程1) .CPU的I/O端口或擴(kuò)展 I/O端口將FPGA的nCONFIG 啟動加載輸入信號 驅(qū)動為低，通知 FPGA 去完成加載前的準(zhǔn)備工作 (復(fù)位芯片，清空 FPGA 內(nèi)部數(shù) 據(jù))。2) .FPGA完成準(zhǔn)備工作，將 nSTATUS芯片復(fù)位完成狀態(tài)信號 信號驅(qū)動為低， 表示準(zhǔn)備工作已完成，可以接收加載數(shù)據(jù)。3) .CPU對 FPGA 加載邏輯，在此期間， FPGA將 CONFIG_DONE加載完成 信號 驅(qū)動為

8、低，表示正在加載。4) .加載完成后，F(xiàn)PGA將CONFIG_DONE 驅(qū)動為高，通知CPU加載已完成。 如果加載過程出現(xiàn)錯誤，需要重新加載的話， FPGA 會將 CONFIG_DONE 保持 為低，通知 CPU 重新加載。Xilinx 公司 FPGA 產(chǎn)品的邏輯加載端口信號跟 Altera 公司的有點(diǎn)差別，如 下圖所示。1) .DONE：加載完成指示信號， I/O 信號，OD 輸出，低有效，使用時(shí)需要 上拉到 VCC，此信號與 Altera 芯片的 CONFIG_DONE 信號功能相同。2) .INTI_B ：I/O 信號， OD輸出，在配置模式采樣之前，此信號為輸入，為 低電平時(shí)，表示延遲

9、配置。 在配置模式采樣后， 用于指示配置過程中是否有 CRC 錯誤，為低電平時(shí)表示有 CRC 錯誤。使用時(shí)需要上拉到 VCC。3) .PROG_B：輸入信號，低電平時(shí)，異步復(fù)位芯片，為接收加載數(shù)據(jù)作準(zhǔn) 備。與 Altera 芯片的 nCONFIG 信號功能相同。4) .CCLK：I/O 信號， JTAG 模式外的所有配置模式下的時(shí)鐘輸入。5) .D_IN ：輸入信號，加載數(shù)據(jù)輸入，與 CCLK 信號的上升沿同步。6) .D_OUT：輸出信號，串行數(shù)據(jù)輸出。當(dāng) FPGA 芯片配置為 bypass模式 時(shí)， D_IN 可以直接透傳過芯片從 D_OUT 管腳輸出。Xilinx 芯片 PS 加載的硬件

10、連接方式同 Altera 芯片的相同，這里就不畫了，同樣的， Xilinx 芯片多片加載時(shí)也支持同步和異步兩種方式。同步方式下，加載 數(shù)據(jù)分別跟每一片 FPGA 芯片的 D_IN 信號連接。異步方式下，前一芯片的D_OUT 接后一芯片的 D_IN ，等前一芯片加載完畢后，切換到 bypass模式，數(shù) 據(jù)直接從 D_OUT 管腳透傳過去給后面一片芯片加載。Lattice 公司的 FPGA 產(chǎn)品邏輯加載端口跟 Xilinx 很相似，如下圖所示。CFG 是加載模式配置管腳， PROGRAMN 是加載控制管腳，輸入信號，低 電平進(jìn)入加載狀態(tài)。 DI 是加載數(shù)據(jù)輸入管腳，非加載狀態(tài)下可作為普通 I/O

11、端 口使用。下面是 Lattice FPGA芯片的 PS和 AS 加載模式混合使用的實(shí)例，如下圖所 示。如上圖所示，左邊的 FPGA使用 AS 模式，通過 CPU 的SPI接口給自己加載 邏輯，時(shí)鐘信號 CCLK 由左邊的 FPGA 提供，等左邊的 FPGA 加載完成后，它 會作為主控制器給右邊的 FPGA 加載，此時(shí)的加載方式為 PS模式。CPU 通過 I/O 口與兩片 FPGA 的 PROGRAMN 管腳相連，可以控制加載的先后順序。PP 加載模式Altera 芯片的并行加載端口與串行加載差不多，只是數(shù)據(jù)寬度由 1 位增加到 8 位。Xilinx 芯片的并行加載端口與串行加載端口相比，多出如下信號線：1) .數(shù)據(jù)寬度由 1 位增加到 8 位；2) .DOUT_BUSY ：回讀數(shù)據(jù) Ready 指示信號。3) .CS_B：芯片加載選擇管腳，低有效；4) .RPWD_B：讀寫控制信號，低電平為寫，高電平為讀。Lattice 芯片的并行加載端口與串行加載端口相比，多處如下信號線：1) .CSN/CS1N：加載啟動信號， CSN或CS1N為高時(shí)， D7:0和BUSY 變?yōu)?高； CSN和CS1N同為高時(shí)， flow_through和 bypass寄存器將被復(fù)位； CSN和 CS1N同為低時(shí)， FPGA 進(jìn)入加載狀態(tài)。2)