組合邏輯電路分析與設(shè)計(jì)實(shí)驗(yàn)報(bào)告

1、實(shí)驗(yàn)二 組合邏輯電路分析與設(shè)計(jì)一、 實(shí)驗(yàn)?zāi)康?.掌握組合邏輯電路的分析方法與測(cè)試方法；2.掌握組合邏輯電路的設(shè)計(jì)方法。二、實(shí)驗(yàn)預(yù)習(xí)要求1.熟悉門電路工作原理及相應(yīng)的邏輯表達(dá)式；2.熟悉數(shù)字集成電路的引腳位置及引腳用途；3.預(yù)習(xí)組合邏輯電路的分析與設(shè)計(jì)步驟。三、實(shí)驗(yàn)原理通常，邏輯電路可分為組合邏輯電路和時(shí)序邏輯電路兩大類。電路在任何時(shí)刻，輸出狀態(tài)只決定于同一時(shí)刻各輸入狀態(tài)的組合，而與先前的狀態(tài)無(wú)關(guān)的邏輯電路稱為組合邏輯電路。1組合邏輯電路的分析過(guò)程，一般分為如下三步進(jìn)行：（1）由邏輯圖寫出輸出端的邏輯表達(dá)式；（2）畫出真值表；（3）根據(jù)對(duì)真值表進(jìn)行分析，確定電路功能。2組合邏輯電路的一般設(shè)計(jì)過(guò)程

2、為圖實(shí)驗(yàn)2.1所示。設(shè)計(jì)過(guò)程中，“最簡(jiǎn)”是指電路所用器件最少，器件的種類最少，而且器件之間的連線也最少。 實(shí)際邏輯問題真值表卡諾圖化簡(jiǎn)最簡(jiǎn)邏輯表達(dá)式邏輯電路圖邏輯代數(shù)化簡(jiǎn)邏輯抽象圖實(shí)驗(yàn)2.1 組合邏輯電路設(shè)計(jì)方框圖四、實(shí)驗(yàn)儀器設(shè)備1tpead實(shí)驗(yàn)箱（+5v電源，單脈沖源，連續(xù)脈沖源，邏輯電平開關(guān)，led顯示，面包板數(shù)碼管等）1臺(tái)；2 四兩輸入集成與非門74ls00 2片；3. 四兩輸入集成異或門74ls86 1片；4. 兩四輸入集成與非門74ls20 3片。五、實(shí)驗(yàn)內(nèi)容及方法1分析、測(cè)試74ls00組成的半加器的邏輯功能。 （1）用74ls00組成半加器，如圖實(shí)驗(yàn)2.2所示電路，寫出邏輯表達(dá)式

3、并化簡(jiǎn)，驗(yàn)證邏輯關(guān)系。根據(jù)圖實(shí)驗(yàn)2.2所示電路，可得出邏輯表達(dá)式為：進(jìn)位：和：（2）列出真值表。真值表如下：absici+10000011010101101（3）分析、測(cè)試用異或門74ls86與74ls00組成的半加器的邏輯功能，自己畫出電路，將測(cè)試結(jié)果填入自擬表格中，并驗(yàn)證邏輯關(guān)系。 圖實(shí)驗(yàn)2.2 由與非門組成的半加器電路2分析、測(cè)試全加器電路，設(shè)計(jì)用74ls86和74ls00組成全加器電路，用異或門、與門和或門組成的全加器如圖實(shí)驗(yàn)2.3所示，將測(cè)試結(jié)果填于真值表內(nèi)，驗(yàn)證其邏輯關(guān)系。全加和: 進(jìn) 位：圖實(shí)驗(yàn)2.3 全加器電路圖全加器真值表：aibici-1ci+1si000000010101

4、00101110100011011011010111113設(shè)計(jì)：用“與非門”設(shè)計(jì)一個(gè)表決電路。當(dāng)四個(gè)輸入端中有3個(gè)或4個(gè)“1”時(shí)輸出為“1”其步驟如下。（1） 寫出真值表。表實(shí)驗(yàn)2.1 真值表輸入輸出輸入輸出abcdzabcdz00000100000001010010001001010000110101110100011000010101101101100111010111111111（2） 用卡諾圖化簡(jiǎn)。10110100cdab0001111111101化簡(jiǎn)后的邏輯函數(shù)表達(dá)式：z = abc + bcd + acd + abd（3） 寫出邏輯表達(dá)式。z=abc+bcd+acd+abd（4）

5、用“與非門”構(gòu)成的邏輯電路圖。圖實(shí)驗(yàn)2.4 表決電路邏輯圖4學(xué)生自行設(shè)計(jì)：設(shè)計(jì)一個(gè)對(duì)兩個(gè)兩位無(wú)符號(hào)二進(jìn)制數(shù)進(jìn)行比較的電路，根據(jù)第一個(gè)數(shù)是否大于、等于、小于第二個(gè)數(shù)，使相應(yīng)的三個(gè)輸出端中的一個(gè)輸出為“1”。（1）寫出真值表。設(shè)兩個(gè)數(shù)a=a2a1 , b=b2b1。f1表示ab, f2表示a=b, f3表示ab)f2(a=b)f3(ab)0000010000100100100010011001010010001010100110001011100110001001001100101001010110011100100110110011101001111010由真值表可得：f1 = m4 + m8

6、+ m9 + m12 + m13 + m14 ;f2 = m0 + m5 + m10 + m15 ;f3 = m1 + m2 + m3 + m6 + m7 + m11 ;（2）卡諾圖化簡(jiǎn)由卡諾圖可得出邏輯表達(dá)式為：f1 = a2b2 + a2a1b1 + a1b2b1 ;f2 = a2a1b2b1 + a2a1b2b1 + a2a1b2b1 + a2a1b2b1 ;f3 = a2b2 + a2a1b1 + a1b2b1 ；（3）用“與非門”構(gòu)成的邏輯電路圖。六、實(shí)驗(yàn)報(bào)告1.整理實(shí)驗(yàn)數(shù)據(jù)并填表，對(duì)實(shí)驗(yàn)結(jié)果進(jìn)行分析。實(shí)驗(yàn)結(jié)果分析：（1）半加器：在測(cè)試用74ls00組成的半加器的邏輯功能時(shí)，由邏輯函

7、數(shù)表示式可以知道當(dāng)a和b都為0時(shí)，ci+1 和si的值都為0，即兩個(gè)燈都是滅的；當(dāng)a b為01或者10組合時(shí)，ci+1 的值為0，si的值為1，即ci+1的燈是滅的，si的燈是亮的；當(dāng)a和b都為1時(shí)，ci+1 的值為1，si的值為0，即ci+1的燈是亮的，si的燈是滅的。（2）全加器：在測(cè)試用異或門74ls86與74ls00組成的半加器的邏輯功能時(shí)，由真值表和邏輯函數(shù)表達(dá)式可以知道，ai、bi和ci-1的不同組合決定了ci+1和si的亮或者滅，當(dāng)ai、bi和ci-1的組合為011、101、110和111時(shí)，ci+1 的值為1，si的值為0，即ci+1的燈是亮的，而si的燈是滅的；當(dāng)ai、bi和

8、ci-1的組合為000、001、010和100時(shí)，ci+1 的值為0，si的值為1，即ci+1的燈是滅的，而si的燈是亮的。（3）設(shè)計(jì)表決電路：用“與非門”設(shè)計(jì)一個(gè)表決電路，并用74ls20測(cè)試其當(dāng)四個(gè)輸入端中有3個(gè)或4個(gè)“1”時(shí)輸出為“1”的邏輯功能時(shí)，由真值表和化簡(jiǎn)后的邏輯函數(shù)表達(dá)式可以知道，當(dāng)abcd的組合中有三個(gè)或四個(gè)“1”時(shí)，z的值為1，反之則z值為0，即滿足條件時(shí)z的燈是亮的，不滿足則是滅的。2.總結(jié)組合邏輯電路的分析與設(shè)計(jì)方法。組合邏輯電路的分析方法為：1. 寫出輸出函數(shù)表達(dá)式；根據(jù)邏輯電路圖寫輸出函數(shù)表達(dá)式時(shí)，一般從輸入端開始往輸出端逐級(jí)推導(dǎo)，直至得到所有與輸入變量相關(guān)的輸出函數(shù)表達(dá)式為止。2. 化簡(jiǎn)輸出函數(shù)表達(dá)式；3. 列出輸出函數(shù)真值表；4. 功能評(píng)述。組合邏輯電路的設(shè)計(jì)方法為：1. 按文字描述的邏輯命題寫出真值表；具體為：先分析設(shè)計(jì)要求，設(shè)置輸入、輸出變量，設(shè)定邏輯狀態(tài)1和0的含義，然后再按邏輯功能的要求列出真值表。2. 由真值表寫出函數(shù)表達(dá)式，并化簡(jiǎn)；當(dāng)采用小規(guī)模集成電路設(shè)計(jì)時(shí)，則要根據(jù)所選用