課程設(shè)計---4位二進制全加器全減器

1、 組合邏輯電路課程設(shè)計之4位二進制全加器/全減器作者：姓名：周志敏 學(xué)號：2907301001 姓名：王光甫 學(xué)號：2907301007 姓名：沈俊楷 學(xué)號：2907301004課程設(shè)計題目要求：使用74LS283構(gòu)成4位二進制全加全減器。具體要求：1）列出真值表；2）畫出邏輯圖；3）用Verilog HDL進行仿真。摘要加法器是數(shù)字系統(tǒng)中的基本邏輯器件。例如：為了節(jié)省資源，減法器和硬件乘法器都可由加法器來構(gòu)成。但寬位加法器的設(shè)計是很耗費資源的，因此在實際的設(shè)計和相關(guān)系統(tǒng)的開發(fā)中需要注意資源的利用率和進位速度等兩方面問題。多為加法器的構(gòu)成有兩種方式：并行進位和串行進位方式。并行進位加法器設(shè)有并

2、行進位產(chǎn)生邏輯，運行速度快；串行進位方式是將全加器級聯(lián)構(gòu)成多位加法器。通常，并行加法器比串行加法器的資源占用差距也會越來越大。本文將采用4位二進制并行加法器作為折中選擇，所選加法器為74LS283，74LS283是4位二進制先行進位加法器，它只用了幾級邏輯來形成和及進位輸出，由其構(gòu)成4位二進制全加器；而四位的全減器可以用加法器簡單的改造而來。采用Verilog HDL對四位的全加器-全減器進行仿真。關(guān)鍵字74LS283，全加器，并行進位，串行進位，全減器，Verilog HDL仿真總電路設(shè)計一、硬件電路的設(shè)計該4位二進制全加器以74LS283（圖1）為核心，采用先行進位方式，極大地提高了電路運

3、行速度，下面是對4位全加器電路設(shè)計的具體分析。 圖11）全加器全加器是針對多于一位的操作數(shù)相加，必須提供位與位之間的進位而設(shè)計的一種加法器，具有廣泛而重要的應(yīng)用。其除有加數(shù)位X和Y，還有來自低位的進位輸入CIN，和輸出S（全加和）與COUT（送給高位的進位），滿足下面等式：其中，如果輸入有奇數(shù)個1，則S為1；如果輸入有2個或2個以上的1，則COUT為1。實現(xiàn)全加器等式的電路如圖3所示，邏輯符號見下 圖2 圖32） 四位二進制加法器 a) 串行進位加法器四位二進制加法器可以采用4個一位全加器及連成串行進位加法器，其實現(xiàn)框圖如下輸入：Input： A3A2A1A0 加數(shù)輸入 B3B2B1B0加數(shù)輸

4、入 C0 進位輸入（CIN)輸出：Output S3S2S1S0 和數(shù)輸出 C4 進位輸出 (COUT)b）超前位鏈結(jié)構(gòu)加法器 令 產(chǎn)生進位 產(chǎn)生傳輸信號四位全加器的進位鏈邏輯可以表示為如下：根據(jù)上面對加法器的具體分析，下面給出的是4位二進制全加器的部分真值表：A3A2A1A0B3B2B1B0CINS3S2S1S0COUT000000000000000000000010001000010001000100001000010001100011000110101000110010001010010000001010100010001000100001110000110000010100001011

5、0010001000000001100010001000111001001101100010010100011010100001100111001000011011111010101001000111101010011010011000100100001110001001100101.下面是74LS283四位二進制全加器的邏輯電路圖：以上部分是對4位二進制全加器電路硬件的詳細(xì)設(shè)計。3） 全減器 全減器有兩種構(gòu)造方法方法一：全減器處理二進制算法的一位，其輸入位為X（被減數(shù)），Y（減數(shù)）和BIN（借位輸入），其輸出位為D(差)和BOUT（借位輸入）。根據(jù)二進制減法表，可以寫出如下等式：D=XYBI

6、NBOUT=X* Y + X* BIN + BIN這些等式非常類似于全加器中的等式，應(yīng)該不足為奇。所以我們可以按照全加器的構(gòu)成思路來構(gòu)造全減器。方法二：根據(jù)二進制補碼的減法運算，X-Y可以通過加法操作來完成，也就是說，可以通過把Y的二進制補碼加到X上來完成。Y的二進制補碼等于Y+1，其中Y等于Y的各個位取法。所以X-Y=X +（-Y）= X +（Y+1）即全減器可以通過全加器來實現(xiàn)。B4B3B2B1CINSELECT我們將74LS283的B口的四個輸入作如上圖的改動，添加了一個選擇端select，通過他來控制是做加法運算還是減法運算。做減法運算Select=1時各個與非門的輸出與輸入相反，達到

7、了去反的目的,此時cin=1，從而實現(xiàn)了減法功能。做加法運算Select=0時各個與非門的輸出與輸入相同，達到了保持不變目的,此時cin=外部輸入，從而實現(xiàn)了加法功能。全減器的真值表（利用74ls283構(gòu)成）A3A2A1A0B3B2B1B0CINS3S2S1S0COUT000000000000000000000010001000010001000100001000010001100011000110101000110010001010010000001010100010001000100001110000110000010100001011001000100000000110001000100

8、0111001001101100010010100011010100001100111001000011011111010101001000111101010011010011000100100001110001001100101.所以總的邏輯電路圖如下SUM_410SUM_313SUM_14SUM_21C49B411A412B315A314B22A23B16A15C07137B4B3B2B1a2a1a374LS28324CINSELECT總的真值表：即將全加器真值表和全減器真值表合成而得，此處省略。2、 軟件程序的設(shè)計本設(shè)計采用Verilog HDL語言的所設(shè)計的4位二進制全加器進行仿真，下

9、面是具體的Verilog HDL程序：第一步：建一VHD程序，半加器的。hadd_v.vhd library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity hadd_v is port(a,b: in std_logic; s,c: out std_logic); end hadd_v; architecture a of hadd_v is signal temp: std_logic_vector(1 downto 0); begin temp=(0&A)+B; s=temp(0); c

10、=temp(1); end a;編譯通過 第二步：建一VHD程序，全加器。fadd_v.vhd library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity fadd_v is port(a,b,ci :in std_logic; s,co :out std_logic); end fadd_v; architecture a of fadd_v is signal temp :std_logic_vector(1 downto 0); begin temp=(0&a)+b+ci; s=temp(0); coA(0),b=B(0),s=S(0),c=N1); h1: fadd_v port map (a=A(1),b=B(1),ci=N1,s=S(1),co=N2); h2: fadd_v port map (a=A(2),b=B(2),ci=N2,s=S(2),co=N3); h3: fadd_v port map (a=A(3),b=B(3),c