基于FPGA的樂(lè)曲演奏電路設(shè)計(jì)

1、目錄1、EDA技術(shù)發(fā)展及介紹11.1 EDA技術(shù)的介紹11.2 EDA技術(shù)的發(fā)展11.3 EDA技術(shù)的發(fā)展趨勢(shì)21.4 樂(lè)曲演奏電路簡(jiǎn)介22、總體方案設(shè)計(jì)32.1 設(shè)計(jì)內(nèi)容32.1 設(shè)計(jì)方案比較32.3 方案論證42.3 方案選擇43、單元模塊設(shè)計(jì)43.1穩(wěn)壓電源電路53.2有源晶振電路53.3蜂鳴器63.4七段數(shù)碼管顯示電路74、特殊器件的介紹84.1 CPLD器件介紹84.2 FPGA器件介紹84.3 MAX|EPM240T100C5器件95、最小系統(tǒng)原理106、軟件實(shí)現(xiàn)116.1音調(diào)的控制116.2音長(zhǎng)的控制126.3軟件設(shè)計(jì)127、系統(tǒng)仿真及調(diào)試167.1仿真167.2 調(diào)試188、總

2、結(jié)198.1設(shè)計(jì)小結(jié)198.2設(shè)計(jì)收獲198.3設(shè)計(jì)改進(jìn)198.4 致謝199 、參考文獻(xiàn)201、EDA技術(shù)發(fā)展及介紹1.1 EDA技術(shù)的介紹EDA是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）縮寫(xiě)，是90年代初從CAD（計(jì)算機(jī)輔助設(shè)計(jì)）、CAM（計(jì)算機(jī)輔助制造）、CAT（計(jì)算機(jī)輔助測(cè)試）和CAE（計(jì)算機(jī)輔助工程）的概念發(fā)展而來(lái)的。EDA技術(shù)是以計(jì)算機(jī)為工具，根據(jù)硬件描述語(yǔ)言HDL（ Hardware Description language）完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合及優(yōu)化、布局布線、仿真以及對(duì)于特定目標(biāo)芯片的適配編譯和編程下載等工作。

3、硬件描述語(yǔ)言HDL是相對(duì)于一般的計(jì)算機(jī)軟件語(yǔ)言，如：C、PASCAL而言的。HDL語(yǔ)言使用與設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語(yǔ)言，它能描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接方式。設(shè)計(jì)者可利用HDL程序來(lái)描述所希望的電路系統(tǒng)，規(guī)定器件結(jié)構(gòu)特征和電路的行為方式；然后利用綜合器和適配器將此程序編程能控制FPGA和CPLD內(nèi)部結(jié)構(gòu)，并實(shí)現(xiàn)相應(yīng)邏輯功能的的門(mén)級(jí)或更底層的結(jié)構(gòu)網(wǎng)表文件或下載文件。目前，就FPGA/CPLD開(kāi)發(fā)來(lái)說(shuō)，比較常用和流行的HDL主要有ABEL-HDL、AHDL和VHDL。 1.2 EDA技術(shù)的發(fā)展可將EDA技術(shù)分為三個(gè)階段。（1）七十年代為CAD階段，人們開(kāi)始用計(jì)算機(jī)輔助進(jìn)行IC版圖編輯、

4、PCB布局布線，取代了手工操作，產(chǎn)生了計(jì)算機(jī)輔助設(shè)計(jì)的概念。（2）八十年代為CAE階段，與CAD相比，除了純粹的圖形繪制功能外，又增加了電路功能設(shè)計(jì)和結(jié)構(gòu)設(shè)計(jì)，并且通過(guò)電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，實(shí)現(xiàn)了工程設(shè)計(jì)，這就是計(jì)算機(jī)輔助工程的概念。CAE的主要功能是：原理圖輸入，邏輯仿真，電路分析，自動(dòng)布局布線，PCB后分析。（3）九十年代為ESDA階段，盡管CAD/CAE技術(shù)取得了巨大的成功，但并沒(méi)有把人從繁重的設(shè)計(jì)工作中徹底解放出來(lái)。在整個(gè)設(shè)計(jì)過(guò)程中，自動(dòng)化和智能化程度還不高，各種EDA軟件界面千差萬(wàn)別，學(xué)習(xí)使用困難，并且互不兼容，直接影響到設(shè)計(jì)環(huán)節(jié)間的銜接。基于以上不足，人們開(kāi)始追求：貫徹整

5、個(gè)設(shè)計(jì)過(guò)程的自動(dòng)化，這就是ESDA即電子系統(tǒng)設(shè)計(jì)自動(dòng)化。1.3 EDA技術(shù)的發(fā)展趨勢(shì)目前的EDA產(chǎn)業(yè)正處在一場(chǎng)大變革的前夕，對(duì)更低成本、更低功耗的無(wú)止境追求和越來(lái)越短的產(chǎn)品上市壓力正迫使IC供應(yīng)商提供采用0.13m或以下的千萬(wàn)門(mén)級(jí)的系統(tǒng)芯片，而這些系統(tǒng)芯片的高復(fù)雜性設(shè)計(jì)更加依賴于EDA供應(yīng)商提供全新的設(shè)計(jì)工具和方法以實(shí)現(xiàn)模擬前后端、混合信號(hào)和數(shù)字電路的完全整合。然而，這些新的需求為當(dāng)代EDA工具和設(shè)計(jì)方法帶來(lái)了不少新的挑戰(zhàn)與機(jī)會(huì)。例如，如何在工藝上防止模擬電路與數(shù)字電路之間的干擾；現(xiàn)有的大部份EDA工具最多只能處理百萬(wàn)門(mén)級(jí)設(shè)計(jì)規(guī)模，隨著IC設(shè)計(jì)向千萬(wàn)門(mén)級(jí)以上規(guī)模發(fā)展，現(xiàn)有EDA工具和方法必須進(jìn)

6、行升級(jí)。如何融合各EDA供應(yīng)商的工具，以便向IC設(shè)計(jì)界提供更高效能和更方便的RTL-to-GDSII或Conc-ept-to-GDSII整合設(shè)計(jì)環(huán)境；為保證深亞微米(0.13m或以下)和更低內(nèi)核工作電壓(1.8V或以下)時(shí)代的信號(hào)完整性和設(shè)計(jì)時(shí)序收斂，必須采用新的設(shè)計(jì)方法。半導(dǎo)體工藝的每一次躍升都促使EDA工具改變自己，以適應(yīng)工藝的發(fā)展；反過(guò)來(lái)EDA工具的進(jìn)步又推動(dòng)設(shè)計(jì)技術(shù)的發(fā)展?？梢哉f(shuō)EDA工具是IC設(shè)計(jì)產(chǎn)業(yè)的背后推手。系統(tǒng)芯片（SOC）正在迅速地進(jìn)入主流產(chǎn)品的行列。由此引發(fā)的“芯片就等于整機(jī)”的現(xiàn)象，將對(duì)整個(gè)電子產(chǎn)業(yè)形成重大的沖擊。種種跡象表明，整個(gè)電子產(chǎn)業(yè)正在醞釀著一場(chǎng)深刻的產(chǎn)業(yè)重組，這

7、將為許多新興的企業(yè)提供進(jìn)入這一行業(yè)的最佳。1.4 樂(lè)曲演奏簡(jiǎn)介 樂(lè)曲演奏廣泛用于自動(dòng)答錄裝置、手機(jī)鈴聲、集團(tuán)電話及智能儀器儀表設(shè)備。實(shí)現(xiàn)方法有許多種，在眾多的實(shí)現(xiàn)方法中，以純硬件完成樂(lè)曲演奏，隨著FPGA集成度的提高，價(jià)格下降，EDA設(shè)計(jì)工具更新?lián)Q代，功能日益普及與流行，使這種方案的應(yīng)用越來(lái)越多。PFGA預(yù)裝了很多已構(gòu)造好的參數(shù)化庫(kù)單元LPM器件，通過(guò)引入支持LPM的EDA軟件工具，設(shè)計(jì)者可以設(shè)計(jì)出結(jié)構(gòu)獨(dú)立而且硅片的使用效率非常高的產(chǎn)品。2、總體方案設(shè)計(jì)2.1設(shè)計(jì)內(nèi)容用FPGA器件驅(qū)動(dòng)蜂鳴器演奏“友誼地久天長(zhǎng)”片段。一首樂(lè)曲包含三個(gè)要素：樂(lè)曲聲音頻率，發(fā)音時(shí)間的長(zhǎng)短，停頓的時(shí)間。按照?qǐng)D1樂(lè)譜，

8、設(shè)計(jì)相應(yīng)電路控制speaker信號(hào)的方波頻率，某一頻率持續(xù)時(shí)間長(zhǎng)短，各頻率間間隔大小，就可以推動(dòng)蜂鳴器演奏樂(lè)曲。 圖1 “友誼地久天長(zhǎng)”片段樂(lè)譜注：N 一拍；N 兩拍；N 四拍；N 八拍；N為音譜。2.2設(shè)計(jì)方案比較方案一：由單片機(jī)AT89S52來(lái)實(shí)現(xiàn)樂(lè)曲演奏電路的設(shè)計(jì)，外圍電源采用+5V電源供電，時(shí)鐘由12MHz的晶振產(chǎn)生，通過(guò)按鍵的狀態(tài)來(lái)檢測(cè)樂(lè)曲演奏狀態(tài)，中央處理器由AT89S52單片機(jī)來(lái)完成，樂(lè)曲演奏狀態(tài)由七段數(shù)碼管來(lái)模擬。這種方案結(jié)構(gòu)簡(jiǎn)單，易掌握，各部分電路實(shí)現(xiàn)起來(lái)都非常容易，在傳統(tǒng)的樂(lè)曲演奏設(shè)計(jì)中也應(yīng)用得較為廣泛，技術(shù)成熟。其原理框圖如圖2-1。電源供電電路數(shù)碼管顯示電路AT89S5

9、2單片機(jī)時(shí)鐘產(chǎn)生電路 按鍵控制電路揚(yáng)聲器電路 圖2-1 基于單片機(jī)的樂(lè)曲演奏電路框圖方案二：基于現(xiàn)場(chǎng)可編程邏輯門(mén)陣列FPGA，通過(guò)EDA技術(shù)，采用VerilogHDL硬件描述語(yǔ)言實(shí)現(xiàn)樂(lè)曲演奏電路設(shè)計(jì)。程序設(shè)計(jì)思想為：1、用分頻電路產(chǎn)生不同頻率方波；2、利用計(jì)數(shù)器實(shí)現(xiàn)speaker信號(hào)頻率選擇，某一頻率持續(xù)時(shí)間長(zhǎng)短，各頻率間間隔大小。其框圖如圖2-2。2分頻器反饋預(yù)置計(jì)數(shù)器6MHz揚(yáng)聲器音符顯示曲譜產(chǎn)生4Hz數(shù)碼管 圖2-2 樂(lè)曲演奏電路原理框圖2.3方案論證 通過(guò)方案一二的比較，可以看出方案一的設(shè)計(jì)使用分立元件電路較為多，因此會(huì)增加電路調(diào)試難度，且電路的不穩(wěn)定性也會(huì)隨之增加，而采用FPGA芯片

10、實(shí)現(xiàn)的電路，由于在整體性上較好，在信號(hào)的處理和整個(gè)系統(tǒng)的控制中,FPGA的方案能大大縮減 電路的體積,提高電路的穩(wěn)定性。此外其先進(jìn)的開(kāi)發(fā)工具使整個(gè)系統(tǒng)的設(shè)計(jì)調(diào)試周期大大縮短，一般來(lái)講，同樣的邏輯，基于FPGA要比基于單片機(jī)要快很多，因?yàn)樗鼈児ぷ鞯脑硎峭耆煌?。單片機(jī)是基于指令工作的，同樣的激勵(lì)到達(dá)單片機(jī)后，單片機(jī)首先要判斷，然后讀取相應(yīng)的指令，最后作出相應(yīng)，這每一步都是需要在單片機(jī)的時(shí)鐘驅(qū)動(dòng)下一步步的進(jìn)行。而基于FPGA則是把相應(yīng)的邏輯“暫時(shí)”固化為硬件電路了，它對(duì)激勵(lì)作出的響應(yīng)速度就是電信號(hào)從FPGA的一個(gè)管腳傳播另一個(gè)管腳的傳播速度，當(dāng)然這指的是異步邏輯，同時(shí)電信號(hào)也要在芯片內(nèi)進(jìn)行一些

11、柵電容的充放電動(dòng)作，但這些動(dòng)作都是非常非?？斓?。2.4方案選擇從目前的EDA技術(shù)來(lái)看，其特點(diǎn)是使用普及、應(yīng)用廣泛、軟件功能強(qiáng)大。在ASIC和PLD器件方面，向超高速、高密度、低功耗、低電壓方向發(fā)展。當(dāng)今社會(huì)人們對(duì)低故障、高實(shí)時(shí)、高可靠、高穩(wěn)定的性能更加青睞，結(jié)合本設(shè)計(jì)的要求及綜合以上比較的情況，我們選擇了基于FPGA的樂(lè)曲演奏電路方案。 3、單元模塊設(shè)計(jì)本設(shè)計(jì)由現(xiàn)場(chǎng)可編程門(mén)矩陣（FPGA）作為控制芯片，通過(guò)VreilogHDL硬件描述語(yǔ)言設(shè)計(jì)，運(yùn)用自頂而下的設(shè)計(jì)思想，按功能逐層分割實(shí)現(xiàn)層次化的設(shè)計(jì)。總體設(shè)計(jì)方案為（1）用分頻電路產(chǎn)生不同頻率方波；（2）利用計(jì)數(shù)器實(shí)現(xiàn)speaker信號(hào)頻率的選擇

12、，某一頻率持續(xù)時(shí)間長(zhǎng)短，各頻率間間隔大小。下面介紹主要模塊的功能及作用。3.1穩(wěn)壓電源電路該穩(wěn)壓電路的作用是當(dāng)電網(wǎng)電壓波動(dòng)、負(fù)載和溫度變化時(shí)，維持輸出直流電壓穩(wěn)定。該電路可為晶振電路以及揚(yáng)聲器提供+3.3V的穩(wěn)定電壓，驅(qū)動(dòng)器件工作。其原理圖如圖3-1所示。 圖3-1 穩(wěn)壓電源電路3.2有源晶振電路采用有源晶振作為時(shí)鐘信號(hào)源，它是一個(gè)完整的振蕩器，其內(nèi)部除了石英晶體外還有阻容軟件和晶體管，有源晶振信號(hào)質(zhì)量好，比較穩(wěn)定，而且連接方式比較簡(jiǎn)單。主要是作為電源濾波，通常使用的為一個(gè)電容和電感組成的PI型濾波網(wǎng)絡(luò)，輸出端使用一個(gè)小阻值電阻過(guò)濾信號(hào)。串電阻可減小反射波，避免反射波疊加引起過(guò)沖，減少諧波以及

13、阻抗匹配，減小回波干擾及導(dǎo)致的信號(hào)過(guò)沖。由于本設(shè)計(jì)所用的為20MHZ的晶振，而20MHz以下的晶體晶振基本上都是基頻的器件，穩(wěn)定度好，20MHz以上的大多是諧波的（如3次諧波、5次諧波等等），穩(wěn)定度差，因此我們使選用頻的器件，畢竟倍頻用的PLL電路需要的周邊配置主要是電容、電阻、電感，其穩(wěn)定度和價(jià)格方面遠(yuǎn)遠(yuǎn)好于晶體晶振器件。其原理圖如圖3-2所示。 圖3-2 有源晶振電路3.3蜂鳴器根據(jù)蜂鳴器輸入信號(hào)頻率的不同決定了其發(fā)聲不同的原理，來(lái)設(shè)計(jì)一個(gè)由數(shù)控分頻器控制BUZZER發(fā)聲的簡(jiǎn)單實(shí)驗(yàn)。數(shù)控分頻器的預(yù)置值由樂(lè)曲的音調(diào)的值來(lái)決定，從而間接地控制BUZZER得發(fā)聲頻率。其原理圖如圖3-3所示。 圖

14、3-3 蜂鳴器電路3.4七段數(shù)碼顯示電路七段數(shù)碼管和普通發(fā)光二極管的發(fā)光原理一樣，為了進(jìn)行直觀顯示而將普通發(fā)光二極管封裝在一起，能夠進(jìn)行16進(jìn)制數(shù)字顯示；有共陽(yáng)極和共陰極之分，共陽(yáng)極就是此實(shí)驗(yàn)平臺(tái)所使用的鏈接方式，在控制端輸入底點(diǎn)平的時(shí)候發(fā)光，在輸入高電平的時(shí)候就不發(fā)光。其原理電路圖如圖3-4所示。 圖3-4 七段數(shù)碼顯示電路4、特殊器件的介紹4.1 CPLD器件介紹CPLD是Complex Programmable Logic Device的縮寫(xiě)，它是有最早的PLD器件發(fā)展形成的高密度可編程邏輯器件，它具有編程靈活、集成度高、設(shè)計(jì)開(kāi)發(fā)周期短、適用范圍寬、開(kāi)發(fā)工具先進(jìn)、設(shè)計(jì)制造成本低、對(duì)設(shè)計(jì)者

15、的硬件經(jīng)驗(yàn)要求低、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、保密性強(qiáng)、價(jià)格大眾化等特點(diǎn)。 CPLD是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開(kāi)發(fā)軟件平臺(tái)，用原理圖、硬件描述語(yǔ)言等方法，生成相應(yīng)的目標(biāo)文件，通過(guò)下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。許多公司都開(kāi)發(fā)出了CPLD可編程邏輯器件。比較典型的就是Altera、Lattice、Xilinx世界三大權(quán)威公司的產(chǎn)品。如 Altera公司的MAXII器件，就是其極具代表性的一類CPLD器件，是有史以來(lái)功耗最低、成本最低的CPLD。MAX II CPLD基于突破性的體系結(jié)構(gòu)，在所有CPLD系列中，其單位

16、I/O引腳的功耗和成本都是最低的。 Altera公司的MAX7000A系列器件是高密度、高性能的EPLD，它是基于第二代MAX結(jié)構(gòu)，采用CMOS EPROM工藝制造的。該系列的器件具有一定得典型性，其他結(jié)構(gòu)都與此結(jié)構(gòu)非常的類似。它包括邏輯陣列塊、宏單元、擴(kuò)展乘積項(xiàng)、可編程連線陣列和IO控制部分。由于大多數(shù)CPLD是基于乘積項(xiàng)的“與或”結(jié)構(gòu)，故適合設(shè)計(jì)組合邏輯電路。4.2 FPGA器件介紹FPGA(FieldProgrammable Gate Array)可以達(dá)到比PLD更高的集成度，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展起來(lái)的，具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實(shí)現(xiàn)。PLD器件和

17、FPGA的主要區(qū)別在于PLD是通過(guò)修改具有固定內(nèi)連電路得邏輯功能來(lái)進(jìn)行編程，而FPGA是通過(guò)修改一根或多根分割宏單元的基本功能塊的內(nèi)連線的布線來(lái)進(jìn)行編程。它一般由可嵌入式陣列塊（EAB）、邏輯陣列塊（LAB）、快速互聯(lián)通道(Fast Track)、IO單元（IOE）組成。Altera Cyclone II 采用全銅層、低K值、1.2伏SRAM工藝設(shè)計(jì)，裸片尺寸被盡可能最小的優(yōu)化。采用300毫米晶圓，以TSMC成功的90nm工藝技術(shù)為基礎(chǔ)，Cyclone II 器件提供了4,608到68,416個(gè)邏輯單元（LE），并具有一整套最佳的功能，包括嵌入式18比特x18比特乘法器、專用外部存儲(chǔ)器接口電路

18、、4kbit嵌入式存儲(chǔ)器塊、鎖相環(huán)（PLL）和高速差分I/O能力。Cyclone II 器件擴(kuò)展了FPGA在成本敏感性、大批量應(yīng)用領(lǐng)域的影響力，延續(xù)了第一代Cyclone器件系列的成功。由于FPGA是基于查找表（LUT）結(jié)構(gòu)的器件，且每個(gè)LAB由10個(gè)LE組成，一個(gè)LE由LUT和寄存器組成，適合于時(shí)序邏輯電路的設(shè)計(jì)。4.3 MAXEPM240T100C5器件MAX II器件系列是一種非易失性、即用性可編程邏輯系列，它采用了一種突破性的新型CPLD架構(gòu)。這種新型架構(gòu)的成本是原先MAX 器件的一半，功耗是其十分之一，密度是其四倍，性能卻是其兩倍。這些超級(jí)性能是在提供了所有MAX系列CPLD 先進(jìn)特

19、性的架構(gòu)的基礎(chǔ)上，根據(jù)Altera專家們的意見(jiàn)而重新采用基于查找表的架構(gòu)而得到的。這種基于查找表的架構(gòu)在最小的I/O焊盤(pán)約束的空間內(nèi)提供了最多的邏輯容量。因此，MAX II CPLD是所有CPLD系列產(chǎn)品中成本最低、功耗最小和密度最高的器件?；诔杀緝?yōu)化的0.18微米6層金屬Flash工藝，MAX II器件系列具有CPLD所有的優(yōu)點(diǎn)，例如非易失性、即用性、易用性和快速傳輸延時(shí)性。以滿足通用性，低密度邏輯應(yīng)用為目標(biāo)，MAX II器件成為接口橋接、I/O擴(kuò)展、器件配置和上電順序等應(yīng)用最理想的解決方案。除這些典型的CPLD應(yīng)用之外，MAX II器件還能滿足大量從前在FPGA、ASSP和標(biāo)準(zhǔn)邏輯器件中

20、實(shí)現(xiàn)的低密度可編程邏輯需求。MAX II器件提供的密度范圍從240到2210個(gè)邏輯單元（LE），最多達(dá)272個(gè)用戶I/O管腳。其引腳圖如圖4-3所示 圖4-1 EPM240T100C55、最小系統(tǒng)原理6、軟件實(shí)現(xiàn)通過(guò)至頂向下（TOP-DOWN）的設(shè)計(jì)方法，我們對(duì)電路的設(shè)計(jì)要求作了分析，從電路要實(shí)現(xiàn)的功能著手，逐層分析電路設(shè)計(jì)的步驟，再具體到各個(gè)模塊的設(shè)計(jì)實(shí)現(xiàn)以及各模塊實(shí)現(xiàn)方案的選擇。從本設(shè)計(jì)的電路要求，我們分析了需要實(shí)現(xiàn)一個(gè)輸入狀態(tài)的編碼，以及對(duì)循環(huán)點(diǎn)亮燈的方式的選擇，綜合這兩種狀態(tài)控制輸出信號(hào)的狀態(tài)變化。軟件設(shè)計(jì)流程圖：2分頻器反饋預(yù)置計(jì)數(shù)器音符顯示曲譜產(chǎn)生圖6-1軟件設(shè)計(jì)流程圖6.1音調(diào)的

21、控制頻率的高低決定了音調(diào)的高低。簡(jiǎn)譜中從低音1至高音1之間每個(gè)音名對(duì)應(yīng)的頻率如表6-1所示。表6-1音高頻率對(duì)照表1234567低音262Hz294Hz330Hz349Hz392Hz440Hz494Hz中音532Hz578Hz659Hz698Hz784Hz880Hz988Hz高音1046Hz1175Hz1318Hz1397Hz1568Hz1760Hz1976Hz 該樂(lè)曲各音階頻率及相應(yīng)的分頻比如表6-2所示。為了減小輸出的偶次諧波分量，最后輸出到揚(yáng)聲器的波形應(yīng)為對(duì)稱方波，因此在到達(dá)揚(yáng)聲器之前，有一個(gè)二分頻的分頻器。表6-2中的分頻比就是從6MHz頻率二分頻得到的3MHz頻率基礎(chǔ)上計(jì)算得出來(lái)的。

22、從表6-2可以看出，最大的分頻系數(shù)為11468，故采用14位二進(jìn)制計(jì)數(shù)器分頻可滿足需求。對(duì)于不同的分頻系數(shù)，只要加載不同的預(yù)置數(shù)即可，對(duì)于樂(lè)曲中的休止符，只要將分頻系數(shù)設(shè)為0，即初始值為16383即可，此時(shí)揚(yáng)聲器將不會(huì)發(fā)聲。采用加載預(yù)置數(shù)實(shí)現(xiàn)分頻的方法比采用反饋復(fù)零法節(jié)省資源，實(shí)現(xiàn)起來(lái)也容易些。表6-2 各音階頻率對(duì)應(yīng)的分頻比及預(yù)置數(shù)音 名分 頻 比預(yù) 置 數(shù)音 名分 頻 比預(yù) 置 數(shù)低音1114684915中音5382712556低音2102156168中音6340912974低音391027281中音7303713346低音485917792高音1286713516低音576538730高

23、音2255413829低音668189565高音3227414109低音7607310310高音4214814235中音1573610647高音5191314470中音2511111272高音6170514678中音3455211831高音7151914864中音4428912094休止符0163836.2音長(zhǎng)的控制音符的持續(xù)時(shí)間根據(jù)樂(lè)曲的速度及每個(gè)音符的節(jié)拍數(shù)來(lái)確定。本次演奏的片段，最短的音符為四分音符，如果將全音符的持續(xù)時(shí)間設(shè)為1s的話，則只需要再提供一個(gè)4Hz的時(shí)鐘頻率即可產(chǎn)生四分音符的時(shí)長(zhǎng)。6.3軟件設(shè)計(jì)設(shè)計(jì)程序如下/友誼天長(zhǎng)地久樂(lè)曲演奏電路/信號(hào)定義與說(shuō)明：/clk_4Hz：用于控制

24、音長(zhǎng)（節(jié)拍）的時(shí)鐘頻率；/clk_6MHz：用于產(chǎn)生各種音階頻率的基準(zhǔn)頻率；/speaker：用于激勵(lì)揚(yáng)聲器的輸出信號(hào)，本例中為方波信號(hào)；/high,med,low：分別用于顯示高音、中音和低音音符，各驅(qū)動(dòng)一個(gè)數(shù)碼管來(lái)顯示。module song(clk_6MHz,clk_4Hz,speaker,high,med,low);input clk_6MHz,clk_4Hz;output speaker; output3:0 high,med,low;reg speaker; reg3:0 high,med,low; reg7:0 counter;reg13:0 divider,origin; wi

25、re carry;assign carry=(divider=16383);always (posedge clk_6MHz)begin if(carry) divider=origin;else divider=divider+1;endalways (posedge carry)begin speaker=speaker;end/2分頻產(chǎn)生方波信號(hào)always (posedge clk_4Hz) begin case(high,med,low) /根據(jù)不同的音符，分頻比預(yù)置b1:origin=7281;b1:origin=8730;b0:origin=9565;b1:origin=1031

26、0;b0:origin=10647;b0:origin=11272;b0:origin=11831;b0:origin=12556;b0:origin=12974;b0:origin=13516;b0:origin=16383;endcase endalways (posedge clk_4Hz) beginif(counter=122) counter=0;/計(jì)時(shí)，以實(shí)現(xiàn)循環(huán)演奏else counter=counter+1;case(counter)/記譜0:high,med,low=h000;/低音0,持續(xù)2個(gè)時(shí)鐘節(jié)拍1:high,med,low=h000;2:high,med,low=h

27、005; /低音5,發(fā)4個(gè)時(shí)鐘節(jié)拍3:high,med,low=h005; 4:high,med,low=h005;5:high,med,low=h005;6:high,med,low=h010; /中音17:high,med,low=h010;8:high,med,low=h010;9:high,med,low=h010;10:high,med,low=h010;11:high,med,low=h010;/中音112:high,med,low=h010;13:high,med,low=h030; /中音3 14:high,med,low=h030;15:high,med,low=h020;

28、/中音216:high,med,low=h020;/發(fā)4個(gè)時(shí)鐘節(jié)拍17:high,med,low=h020;18:high,med,low=h020;19:high,med,low=h010;/中音120:high,med,low=h020; /中音221:high,med,low=h020;22:high,med,low=h030; /中音323:high,med,low=h030;24:high,med,low=h010;/中音125:high,med,low=h010;26:high,med,low=h010;27:high,med,low=h010;28:high,med,low=h0

29、10;29:high,med,low=h030; /中音330:high,med,low=h030;31:high,med,low=h050; /中音532:high,med,low=h050;33:high,med,low=h060; /中音634:high,med,low=h060;35:high,med,low=h060;36:high,med,low=h050; /中音537:high,med,low=h050;38:high,med,low=h050;39:high,med,low=h050;40:high,med,low=h030; /中音341:high,med,low=h030

30、;42:high,med,low=h030;43:high,med,low=h010;/中音144:high,med,low=h010;45:high,med,low=h020; /中音246:high,med,low=h020;47:high,med,low=h020;48:high,med,low=h020;49:high,med,low=h010;/中音150:high,med,low=h020;/中音251:high,med,low=h020;52:high,med,low=h030; /中音353:high,med,low=h030;54:high,med,low=h010; /中音

31、155:high,med,low=h010;56:high,med,low=h010;57:high,med,low=h010;58:high,med,low=h006; /低音659:high,med,low=h006;60:high,med,low=h006;61:high,med,low=h005; /低音562:high,med,low=h005;63:high,med,low=h010; /中音1 64:high,med,low=h060; 65:high,med,low=h060;66:high,med,low=h050; 67:high,med,low=h050;68:high,

32、med,low=h030; 69:high,med,low=h030;70:high,med,low=h030; 71:high,med,low=h010;72:high,med,low=h010; 73:high,med,low=h020;74:high,med,low=h020; 75:high,med,low=h020;76:high,med,low=h020; 77:high,med,low=h010;78:high,med,low=h020; 79:high,med,low=h020;80:high,med,low=h060; 81:high,med,low=h060;82:high

33、,med,low=h050; 83:high,med,low=h050;84:high,med,low=h050; 85:high,med,low=h050;86:high,med,low=h030; 87:high,med,low=h030;88:high,med,low=h030; 89:high,med,low=h050;90:high,med,low=h050; 91:high,med,low=h060;92:high,med,low=h100; 93:high,med,low=h100;94:high,med,low=h050; 95:high,med,low=h050;96:hig

34、h,med,low=h050; 97:high,med,low=h050;98:high,med,low=h030; 99:high,med,low=h030; 100:high,med,low=h030; 101:high,med,low=h010; 102:high,med,low=h010; 103:high,med,low=h020; 104:high,med,low=h020; 105:high,med,low=h020; 106:high,med,low=h020; 107:high,med,low=h010; 108:high,med,low=h020; 109:high,med

35、,low=h020; 110:high,med,low=h030; 111:high,med,low=h030; 112:high,med,low=h010; 113:high,med,low=h010; 114:high,med,low=h010; 115:high,med,low=h010; 116:high,med,low=h006; 117:high,med,low=h006; 118:high,med,low=h006; 119:high,med,low=h005; 120:high,med,low=h005; 121:high,med,low=h010; 122:high,med,

36、low=h000; default:high,med,low=h000;endcaseendled7s u1(high,high_7s); /高音音符顯示led7s u2(med,med_7s); /中音音符顯示led7s u3(low,low_7s); /低音音符顯示endmodulemodule led7s(datain,ledout); /7段數(shù)碼管譯碼顯示模塊input3:0 datain; output reg6:0 ledout;always begin case(datain)0:ledout=7b; 1:ledout=7b;2:ledout=7b; 3:ledout=7b;4:

37、ledout=7b; 5:ledout=7b;6:ledout=7b; 7:ledout=7b;8:ledout=7b; 9:ledout=7b;10:ledout=7b; 11:ledout=7b;12:ledout=7b; 13:ledout=7b;14:ledout=7b; 15:ledout=7b;default:ledout=7b;endcaseendendmodule7、系統(tǒng)仿真及調(diào)試7.1仿真通過(guò)QuartusII軟件，我們進(jìn)行了仿真，其仿真波形如下圖：在QuartusII軟件中利用硬件描述語(yǔ)言描述電路后，用RTL Viewers生成的對(duì)應(yīng)的電路圖如下：7.2 調(diào)試在QuartusII軟件中，通過(guò)對(duì)所設(shè)計(jì)的硬件描述語(yǔ)言代碼進(jìn)行波形仿真后，達(dá)到了預(yù)期效果，于是，我們?cè)谠撥浖线M(jìn)行下載配置設(shè)置。在Assignments菜單下選中Devices，在Family欄選擇ACEX1K，選中EPM240T100C5器件。再在A