超大規(guī)模集成電路設(shè)計基礎(chǔ)-第五章

1、第五章 物理設(shè)計的基本要素 前面考察了制造的基本生產(chǎn)工序。本章中將研究把一個邏輯電路轉(zhuǎn)換成硅片的細(xì)節(jié)，即所謂的物理設(shè)計。一些細(xì)節(jié)，如一個圖案區(qū)域所允許的最小尺寸規(guī)定這時變得非常關(guān)鍵。然而在VLSI芯片物理設(shè)計中最重要的學(xué)習(xí)內(nèi)容，就是如何使用CAD工具以及描述硅掩膜的數(shù)據(jù)庫結(jié)構(gòu)。它們提供生產(chǎn)一個芯片所需要的信息，并且提供層次化設(shè)計大規(guī)模復(fù)雜邏輯電路的基礎(chǔ)。5.1 基本概念 對于給定的一組工藝參數(shù)，將發(fā)現(xiàn)一個邏輯門的電氣特性取決于管子的寬長比。物理設(shè)計必須考慮這些方面。 物理設(shè)計的過程是運用稱為版圖編輯器的計算機工具來完成的。 為了解決復(fù)雜的問題，首先是設(shè)計簡單的門門，且把它們的描述存放在一個庫庫

2、的子目錄或文件夾中。這些預(yù)先設(shè)計的門構(gòu)成庫單元庫單元。用庫單元來構(gòu)建邏輯塊，即通過復(fù)制基本單元來構(gòu)建較大、較復(fù)雜的電路。這一過程稱為單元例舉例舉，而復(fù)制的單元稱為例圖例圖。CAD工具 版圖編輯器 電路模擬程序 版圖與電路圖對照（LVS） 設(shè)計規(guī)則檢查（DRC） 布局布線程序 電氣規(guī)則檢查（ERC）5.2 基本結(jié)構(gòu)的版圖 從定義芯片中各個區(qū)域的順序開始，掩膜工序為：從p型襯底開始n阱有源區(qū)多晶p區(qū)n區(qū)有源區(qū)接觸多晶接觸金屬層1 通孔金屬2 覆蓋玻璃 本節(jié)研究如何運用基本的掩膜順序來設(shè)計芯片上的基本結(jié)構(gòu)。對每個結(jié)構(gòu)介紹相關(guān)的設(shè)計規(guī)則。在每一層上的圖形都有設(shè)計規(guī)則，說明一條線的最小寬度w及在相鄰多邊

3、形之間的邊至邊的最小間距s。 w和s的實際值取決于在什么層。設(shè)計規(guī)則只是針對那一層掩膜上的圖形。5.2.1 n阱運用n阱掩膜來定義n阱當(dāng)一個當(dāng)一個n阱用來制造阱用來制造pFET時，它必須連接到電源時，它必須連接到電源VDD5.2.2 有源區(qū)在隔離（場）氧化物生長之后，有源區(qū)是平坦的部分且通向硅圓片頂部。而場氧（FOX）則存在于圓片其余地方。Wa和Saa是在最大密度設(shè)計中應(yīng)當(dāng)保證的最小值。一個區(qū)域不是有源區(qū)，那么按設(shè)定它就是場氧區(qū)。SurfaceActiveFOX5.2.3 摻雜硅區(qū)nSelect掩膜定義了覆蓋包含有源區(qū)的區(qū)域。如果只包含nSelect和Active掩膜，可以把n區(qū)域表示成:)(

4、)(ActivenSelectn形成p型有源區(qū)是由pSelect掩膜定義的離子注入實現(xiàn)的當(dāng)pSelect掩膜和Active掩膜區(qū)在nWell區(qū)內(nèi)重疊時就形成了p區(qū)。)()()(nWellActivepSelectp5.2.4 MOSFET當(dāng)一條多晶柵線完全越過n或p區(qū)域時，就會形成自對準(zhǔn)的MOSFET結(jié)構(gòu)。對多晶圖形的基本設(shè)計規(guī)則是：多晶至多晶的最小間距多晶最小寬度pppsw 為了建立掩膜，只是把一個多邊形加到多晶掩膜上，把n區(qū)分隔成兩個區(qū)域設(shè)計規(guī)則：多晶線的最小寬度pwL露頭多晶離開有源區(qū)的最短pod)()()(PolyActivenSelectnFET)()()(PolyNOTActive

5、nSelectnpFET也以同樣的方式形成的，n阱區(qū)域為隱含存在的p襯底所包圍)()()()(nWellPolyActivepSelectpFET)()()()(nWellPolyNOTActivepSelectpMOSFET的設(shè)計值及有效值關(guān)鍵尺寸是溝長L和溝寬WL是由多晶柵線的寬度確定的。W是由晶體管有源區(qū)的邊長確定的，因為這一區(qū)域定義了源/漏離子注入硅中的地方。Lo的存在是由于在注入退火步驟期間的橫向摻雜所致。有效溝長：LLLLLoeff2 由于生長場氧區(qū)引起有源區(qū)域減少，溝道寬度也會小于設(shè)計值。這稱為有源區(qū)的侵蝕。 有效溝寬： 分析電氣特性時管子的寬長比總是有效值比，而非設(shè)計尺寸的比（

6、W/L）。WWWeff5.2.5 有源區(qū)接觸一個有源區(qū)接觸是在氧化物上刻孔，使第一層金屬能接觸n或p有源區(qū)。這些接觸是由有源區(qū)接觸掩膜及通常的覆蓋所定義的。因為接觸是放在一個n或p+區(qū)域之內(nèi)，因此它要服從有關(guān)周圍距離的設(shè)計規(guī)則。achacvacddd,5.2.6 金屬層1下圖表示第一層金屬線及一個連至n區(qū)的有源區(qū)接觸的橫截面，右圖為這一結(jié)構(gòu)的一種掩膜。圖中有兩條設(shè)計規(guī)則：距至有源區(qū)接觸的最小間金屬層線的最小寬度金屬層1111acmmsw每個接觸的特征是它的電阻：這個電阻是由于金屬連接造成的。為了限制總電阻，通常采用設(shè)計規(guī)則允許的盡可能多的接觸。接觸電阻cR因為所有的接觸都是并聯(lián)的，所以有N個接

7、觸的金屬線至有源區(qū)接觸的連接的等效電阻為：這些接觸使電流分開流動ceffcRNR1,MOSFET的源和漏端通常處在金屬層1上，如右圖所示：設(shè)計規(guī)則：最小間距從多晶至有源區(qū)接觸的acps規(guī)定了與周邊的距離以確保有源區(qū)接觸不會破壞任何多晶柵；間距從有源區(qū)至多晶的最小pas規(guī)定的間隔距離示考慮自對準(zhǔn)FET工序，它保證即使多晶掩膜沒有準(zhǔn)確的對準(zhǔn)圓片上形成的有源區(qū)圖案，F(xiàn)ET也有合適的尺寸多晶接觸可以用來在金屬層1和多晶柵之間形成電氣連接在右邊版圖的下部，金屬和多晶沒有連接，這為“穿越”最后考察一對串聯(lián)FET的例子：重要的設(shè)計規(guī)則：多晶間的最小間距多晶至pps為了得到一對并聯(lián)的FET，中間增加了接觸孔。

8、acpacggsds2兩條柵之間的距離當(dāng)采用公共的有源區(qū)形成具有不同W值的FET時，需要引入另一條設(shè)計規(guī)則多晶柵至有源區(qū)的間距Spa是指一條柵的邊與有源的邊界改變處之間的距離。在這一設(shè)計中這條規(guī)則要應(yīng)用兩次，因為兩個FET都存有源區(qū)邊界改變的情形。5.2.7 通孔和多層金屬5.2.8 防止閂鎖現(xiàn)象閂鎖是可能發(fā)生在用體硅CMOS工藝生產(chǎn)的電路中的一種情況。當(dāng)一個芯片處在閂鎖狀態(tài)時，它會從電源吸取很大的電流，但對輸入激勵卻沒有響應(yīng)而不能正確工作。這一路徑具有非常低的電阻而能產(chǎn)生很大的電流。理解閂鎖的關(guān)鍵是注意體硅工藝在電源和地之間產(chǎn)生了4層的pn結(jié)構(gòu)。 當(dāng)VDD到達(dá)一個轉(zhuǎn)折電壓VBO時，pn節(jié)反向

9、阻斷特性由于內(nèi)部電場而被破壞。于是就有如圖所示的大電流，這表明芯片已進入閂鎖狀態(tài)。在物理設(shè)計層次上就可以設(shè)計阻止閂鎖，即可以采取各種規(guī)則來避免形成電流通路。由于電流必須流過n阱和p襯底，可以在許多不同位置上放上VDD和地連接，以使電流繞開這個“壞”路徑。每當(dāng)一個pFET連到電源時，則放置一個n阱接觸每當(dāng)一個nFET連到地時，則放置一個p襯底接觸 此外，F(xiàn)ET采用兩個單獨的阱，一個n阱放pFET及一個p阱放nFET可幫助阻止電流路徑的形成。 由于閂鎖是由高電壓引起的，因此在設(shè)計具有較高感應(yīng)“噪聲”電平的電路時須特別小心。5.2.9 版圖編輯器無論何時當(dāng)有源區(qū)為nSelect包圍時，就形成n；無論

10、何時當(dāng)有源區(qū)為pSelect包圍時，就形成p；無論何時當(dāng)多晶把一個n區(qū)域劃分成兩個分開的部分時就形成nFET；無論何時當(dāng)多晶把一個p區(qū)域劃分成兩個分開的部分時就形成pFET；在導(dǎo)電層（n，p，多晶，金屬等）之間不存在電流路徑，除非提供一個接觸刻孔。版圖編輯器通過對每層定義不同的顏色和/或填充樣式以便在看圖時加以區(qū)分。當(dāng)芯片版圖完成時，它通常以一種標(biāo)準(zhǔn)的格式送到工藝線。最常用的文件格式也許就是GDS標(biāo)準(zhǔn)格式，它是早期以微型計算機為基礎(chǔ)的CAD系統(tǒng)的格式標(biāo)準(zhǔn)。學(xué)術(shù)界的用戶常常生成CIF格式的文件，這一格式是在20世紀(jì)70年代開發(fā)的。5.3 單元概念物理設(shè)計中基本的建筑塊稱為“單元”作為基本單元的邏

11、輯門為每一個邏輯門在最底層設(shè)計物理版圖在設(shè)計層次上，我們并不關(guān)心內(nèi)部細(xì)節(jié)，只有門的外部特性才重要。現(xiàn)考察一個單元：baf這個新單元的總寬度為：一旦定義了這個新單元，它就可以作為一個建筑塊來用，而不需把它分解成最初構(gòu)建她的幾個單元。在物理層上如何構(gòu)建基本的單元集合： 第一個研究內(nèi)容是如何放置電源線VDD和VSS。22NANDNOTXX電源和地線都顯示在金屬層1上，在這兩條線之間的間距為：節(jié)距為：這兩者的關(guān)系是：用于p管的n阱區(qū)放在VDD的附近，而在VSS附近的區(qū)域留給了p襯底，因為n管連接到VSS。之間的邊到邊的距離和在SSDD11VVmmD線的中線之間的距離和在SSDD11VVmmPDDmmm

12、mwDP1111一旦布置了電源和地線，就可以在它們之間放置FET?？梢杂袃煞N不同的方法確定管子的方向左邊的FET的源漏沿水平方向，F(xiàn)ET溝寬Wp和Wn是由Dm1m1和n阱尺寸限制的右邊的溝寬Wp和Wn可按需要選擇尺寸，然而單元的寬度會變大以上的兩種FET位置各自的優(yōu)缺點表現(xiàn)在下圖左圖為水平放置的管子，希望能使D1足夠大，以便包含所需要的最復(fù)雜的門。如果采用垂直的管子，則D2的值可以比D1小差別就在于單元的水平寬度，對于給定的電路，希望X2比X1大。把單元一塊一塊拼在一起稱為“鋪瓦”，下圖所示為四個瓦片構(gòu)成的一個簡單的邏輯鏈。圖a具有較大的D值，圖bD值較小，但相對圖a比較長。這種情況下，組合是

13、短的，但相當(dāng)短?；ミB線布線對VDDVSS間距而言也是一個重要的考慮。解決這個問題的方法是把一排排的邏輯單元平行放置，且在這些行之間留有空間用于布線。與一排排邏輯平行走線的金屬層1線可以用來按需要布置信號線。由于金屬層2的線可以橫越過金屬層1，可用垂直線把邏輯單元連接到金屬層1上。這種布圖方法的主要缺點是相對于緊密排布的版圖，它的邏輯密度相對較低。另一個高密度的技術(shù)是使VDD和VSS電源線交替布置，使在上面和下面的單元共享這些電源線。倒置邏輯單元是指它的方位與它上面或下面一行的邏輯單元的方位相顛倒。n阱區(qū)在VDD線周圍，因此可以在電源線的上部和下部構(gòu)建pFET。nFET則放置在VSS兩側(cè)。因為不

14、需要保留布線空間，所以這種辦法可以高密度的放置單元這種布線主要缺點是在行之間的連接必須依靠金屬層2或更高的金屬層。因為金屬層1已指派用于電源線。端口放置一個單元的輸入和輸出端口必須放置在易于互連線布線的地方在最初一層上，邏輯電路的輸入是MOSFET柵端口，而輸出是金屬互連線。在布置單元端口時沒有任何預(yù)先規(guī)定的限制，而且在實際中也可以采用內(nèi)部端口。最重要的是保證在復(fù)雜設(shè)計中，單元可以按要求用導(dǎo)線連接在一起5.4 FET的尺寸確定和單位晶體管FET中的W/L尺寸連同工藝參數(shù)決定了管子的電氣特性下圖中所示的溝長和溝寬尺寸，可以運用幾個簡單的公式，估計某些與版圖有關(guān)的管子的電特性。SDoxGIIWLC

15、CCox是每單位面積氧化層電容 IDIS一個合理的近似。但溝道區(qū)本身具有電阻Rchan，它阻止電流的流動。如果把溝道模擬成一個簡單的矩形塊，那么電阻就可近似為：)(1R)(,TGoxcscscschanVVCRWLRR溝道區(qū)的薄層電阻，F(xiàn)ET并不那么簡單，因此計算漏至源的電阻也是比較復(fù)雜的。然而Rchan總是反比于溝寬W：即增大W可以減小電阻，從而允許較大的電流。因此溝道尺寸確定了FET的電阻和電容。在nFET和pFET的最基本差別是產(chǎn)生電流的電荷極性。nFET是帶負(fù)電荷的電子，pFET是帶正電荷的空穴。電子比空穴更容易移動，即假設(shè)設(shè)計具有同樣寬長比(W/L)的nFET和pFET，因為電子具有

16、較大的遷移率，所以n管的電阻就會小于p管的電阻。定義遷移率的比 ，r1，通常在2和3之間。對于相同尺寸的FET， 即p管的導(dǎo)電性不如n管好，n管比p管快。WRchan1pnpnr/rRRnpFET電阻可以通過改變溝道寬度W來調(diào)整。為了使nFET和pFET具有相同的電阻值RnRp，可以采用寬長比（W/L）p（W/L）n，以補償遷移率方面的差別。在這設(shè)計中，電阻使相同的。然而柵電容不同例：考慮一個寬長比（W/L）n=4的nFET用r2.4工藝制造，為了構(gòu)造具有相同電阻的pFET，必須選擇（W/L）p=42.49.6一個同樣值得提及的事實，p管比管比n管占有更大的表面面積管占有更大的表面面積。npL

17、WrLWGnGprCC電路版圖一個很有用的起點是定義一個單位晶體管。這是一個具有規(guī)定寬長比的FET，它可以按要求在版圖上進行復(fù)制。單位晶體管的一種選擇是最小尺寸的MOSFET，就是運用設(shè)計規(guī)則設(shè)計的最小管子。溝道長度為最小允許的多晶柵寬度，溝道寬度為有源區(qū)掩膜圖形所允許的最小寬度。所以最小尺寸器件是最小的晶體管，所以在理論上它可以得到最高的集成密度。然而在任何FET中確實也具有最大的電阻，因此它不可能是每個電路的最好選擇。pawwLWmin)(paoxGwwCC 如果在上圖增加有源區(qū)接觸，以便用金屬層連接，那么尺寸就會改變。左圖中溝長不變，然而由于在氧化層上采用了有源區(qū)接觸孔，設(shè)計規(guī)則dc，s

18、a-ac必須得到滿足。最小的寬度為：acacsdW2在某些工藝中，這一值可以與wa相同。如果不同，那么有源區(qū)可以放大以包含接觸孔，如右圖所示。這使我們可以有盡管最小尺寸的FET由于高電阻而速度很慢，但在慢的開關(guān)速度不是一個主要考慮的地方仍然可能有用。一旦選擇一個單位FET，允許它的尺寸放大是很有用的。acacasdwW2圖中一倍（1X）的管子用來作為參照的基礎(chǔ)，較大的管子則通過加倍其寬度來得到。改變管子的尺寸會改變它的電阻和電容。定義S為放大比例因子因為pFET的導(dǎo)電特性不同于nFET，因此通常對每個類型FET都引入一個單位晶體管。但無論極性如何，放大關(guān)系仍維持不變。定義一個FET的串聯(lián)和并聯(lián)

19、組合作為1X的單元也很有用的，然后就可以運用相同的技術(shù)對它進行放大。XSXXSXXSXSCCSRRSWW111,上圖表示尺寸分別為1倍和2倍的兩個FET的串聯(lián)。因為每個管子都以相同的方式擴大，所以電阻和電容關(guān)系仍然成立。串聯(lián)管子的總電阻是各個管子電阻的和。如果一個1X管子的電阻為R1X，那么串聯(lián)的電阻就是2R1x。由于在2X尺寸的電路中每個FET的電阻為（R1X/2），因此被擴大的2倍管子串聯(lián)組合的電阻只要相加就可以得到XXRR11)2/(2串聯(lián)FET通常都做的比單個管子大，以降低端至端的總電阻。大的管子有時出現(xiàn)寬長比達(dá)到100或更大的情形，所以具有很長的矩形形狀，因而很難放進版圖中，或者柵材

20、料的電阻會使信號速度變慢。最常用的解決辦法是采用一組并行連接的管子右圖所示以寬度W為基礎(chǔ)的一組管子四條柵線都連接在一起，導(dǎo)線布線則使A邊和B邊之間的等效溝道寬度為4W。這個方法的優(yōu)點是整個版圖的幾何形狀可被調(diào)整成方形或接近方形。5.5 邏輯門的物理設(shè)計運用物理設(shè)計過程的基本知識，構(gòu)建一組基本的CMOS邏輯門版圖。每個門被歸類為一個獨立的單元。5.5.1 NOT單元水平方向定位可以設(shè)計出如下版圖上圖中的簡單例子只是說明了版圖的基本特點，但電源和地線之間的金屬層1線的較小間距使它很難擴大。所以把FET旋轉(zhuǎn)90度，容易增加FET的溝道寬度。左圖位單位NOT的設(shè)計，p管和n管具有相同的寬長比。右圖為2

21、倍的單元，運用相同的電源和地節(jié)距，但沿水平方向把管子擴展了。下圖是根據(jù)遷移率p管比n管大r2.5倍的標(biāo)準(zhǔn)設(shè)計。 這使得在輸出和兩條電源線之間的電阻相等。 由于n管和p管具有相同的電阻，這個反相器稱為對稱反相器（盡管它們在幾何尺寸上不對稱）。5.5.2 與非門和或非門單元下圖中NAND門和NOR門都是垂直放置的，所有的管子具有相同的寬長比，它們可以按照需要重新確定尺寸，整個單元也是如此。如果運用了更多的輸入，如在NAND3中，那么確定n管的尺寸變得尤為關(guān)鍵。在這種情形下，Wn的值應(yīng)當(dāng)增加，以減少從輸出至接地端的串聯(lián)電阻。右圖Wp的值應(yīng)增加，減少輸出至電源的串聯(lián)電阻另一種版圖設(shè)計顯示在下圖，它們采

22、用垂直走向的柵。這種布線方法在前面已經(jīng)介紹了。這兩個版圖對串聯(lián)的管子都加大了溝道寬度以降低電阻。Wn和Wp的實際數(shù)值決定了一個門的電氣特性。在許多設(shè)計中，版圖采用易于確定尺寸的FET，然后對電路進行模擬以確定它們的電氣響應(yīng)，如果需要則調(diào)整尺寸。在關(guān)鍵的數(shù)據(jù)路徑上，這些值更為重要，因此在最初的設(shè)計工作集中找到可接受的值。5.5.3 復(fù)合邏輯門 右圖為一個復(fù)合邏輯門的例子。由于n管和p管陣列共享源、漏區(qū)，因此Wn和Wp采用同一個值簡化版圖。注意在給定的地和電源之間可使p管寬些以補償它們較高的電阻值。5.5.4 關(guān)于版圖的小結(jié)以上這些例子提供了運用以下順序?qū)壿嬮T進行物理設(shè)計的基礎(chǔ)知識： 設(shè)計MOSFET邏