用VHDL設(shè)計三八譯碼器超贊版

1、3-8 譯碼器的設(shè)計1 設(shè)計目的與要求隨著社會的進一步發(fā)展， 我們的生活各個地方都需要計算機的參 與，有了計算機， 我們的生活有了很大的便利，很多事情都不需要我 們?nèi)藶榈膮⑴c了，只需要通過計算機就可以實現(xiàn)自動控制。由此，計 算機對我們的社會對我們每個人都是很重要的。 所以我們要了解計算 機得組成，內(nèi)部各種硬件， 只有了解了計算機基本器件已經(jīng)相應(yīng)的軟 件，才能促進社會的發(fā)展。 編碼器和譯碼器的設(shè)計是計算機的一些很 基礎(chǔ)的知識， 通過本次對于編碼器和譯碼器的設(shè)計， 可以讓我知道究 竟這種設(shè)計是如何實現(xiàn)的， 這種設(shè)計對我們的生活有什么幫助， 這種 設(shè)計可以用到我們生活的哪些方面， 對我們的各種生活有

2、什么重大的 意義。1.1 設(shè)計的目的本次設(shè)計的目的是通過簡單的譯碼器的設(shè)計掌握基本的計算機 的一些有關(guān)的知識，通過查資料已經(jīng)自己的動手設(shè)計去掌握 EDA 技 術(shù)的基本原理已經(jīng)設(shè)計方法，并掌握 VHDL 硬件描述語言的設(shè)計方 法和思想。以計算機組成原理為指導(dǎo)，通過將理論知識，各種原理方 法與實際結(jié)合起來，切實的親手設(shè)計，才能掌握這些非常有用的知識。 通過對編碼器和譯碼器的設(shè)計，鞏固和綜合運用所學(xué)知識，提高 IC 設(shè)計能力，提高分析、解決計算機技術(shù)實際問題的獨立工作能力。也 能通過這種自主設(shè)計， 增強自己的動手能力， 將理論知識切實應(yīng)用的 能力，這對我們將來的發(fā)展是很有幫助的。1.2 設(shè)計要求根據(jù)

3、計算機組成原理中組合邏輯電路設(shè)計的原理，利用 VHDL 設(shè)計計算機電路中譯碼器的各個模塊， 并使用 EDA 工具對各模塊進 行仿真驗證和分析。譯碼器由三 -八譯碼器為實例代表。關(guān)鍵詞 :輸入、輸出、譯碼2 VHDL 的簡單介紹2.1 VHDL 的簡介VHDL 語言是一種用于電路設(shè)計的高級語言。它在 80 年代的后 期出現(xiàn)。最初是由美國國防部開發(fā)出來供美軍用來提高設(shè)計的可靠性 和縮減開發(fā)周期的一種使用范圍較小的設(shè)計語言 。 VHDL 翻譯成中 文就是超高速集成電路硬件描述語言， 主要是應(yīng)用在數(shù)字電路的設(shè)計 中。目前，它在我過的應(yīng)用多數(shù)是用在 FPGA/CPLD/EPLD 的設(shè)計中。 當然在一些實

4、力較為雄厚的單位，它也被用來設(shè)計ASIC。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有 硬件特征的語句外， VHDL 的語言形式、 描述風(fēng)格以及語法是十分類 似于一般的計算機高級語言。 VHDL 的程序結(jié)構(gòu)特點是將一項工程設(shè) 計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分 成外部（或稱可視部分 ,及端口 ）和內(nèi)部（或稱不可視部分），既涉及實 體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義了外部界面 后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。 這種將設(shè)計實體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計的基本點。2.2 VHDL 的特點1，

5、功能強大，設(shè)計靈活：VHDL 具有功能強大的語言結(jié)構(gòu)， 可以用簡潔明確的源代碼來描 述復(fù)雜的邏輯控制。它具有多層次的設(shè)計描述功能，層層細化，最后 可直接生成電路級描述。 VHDL 支持同步電路、 異步電路和隨機電路 的設(shè)計， 這是其他硬件描述語言所不能比擬的。 VHDL 還支持各種設(shè) 計方法，既支持自底向上的設(shè)計，又支持自頂向下的設(shè)計；既支持模 塊化設(shè)計，又支持層次化設(shè)計。2，,支持廣泛，易于修改：由于 VHDL 已經(jīng)成為 IEEE 標準所規(guī)范的硬件描述語言， 目前大 多數(shù) EDA 工具幾乎都支持 VHDL ，這為 VHDL 的進一步推廣和廣泛 應(yīng)用奠定了基礎(chǔ)。在硬件電路設(shè)計過程中，主要的設(shè)計

6、文件是用 VHDL 編寫的源代碼，因為 VHDL 易讀和結(jié)構(gòu)化，所以易于修改設(shè)計。 3，強大的硬件系統(tǒng)描述能力：VHDL 具有多層次的設(shè)計描述功能， 既可以描述系統(tǒng)級電路， 又 可以描述門級電路。 而描述既可以采用行為描述、 寄存器傳輸描述或 結(jié)構(gòu)描述，也可以采用三者混合的混合級描述。另外， VHDL 支持慣 性延遲和傳輸延遲， 還可以準確地建立硬件電路模型。 VHDL 支持預(yù) 定義的和自定義的數(shù)據(jù)類型， 給硬件描述帶來較大的自由度， 使設(shè)計 人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。4，獨立于器件的設(shè)計，與工藝無關(guān)：設(shè)計人員用 VHDL 進行設(shè)計時，不需要首先考慮選擇完成設(shè)計 的器件，就可以集中精

7、力進行設(shè)計的優(yōu)化。當設(shè)計描述完成后，可以 用多種不同的器件結(jié)構(gòu)來實現(xiàn)其功能。5. ，很強的移植能力：VHDL 是一種標準化的硬件描述語言， 同一個設(shè)計描述可以被不 同的工具所支持，使得設(shè)計描述的移植成為可能。 6，易于共享和復(fù)用：VHDL 采用基于庫( Library )的設(shè)計方法，可以建立各種可再次 利用的模塊。這些模塊可以預(yù)先設(shè)計或使用以前設(shè)計中的存檔模塊， 將這些模塊存放到庫中， 就可以在以后的設(shè)計中進行復(fù)用， 可以使設(shè) 計成果在設(shè)計人員之間進行交流和共享，減少硬件電路設(shè)計。2.3 VHDL 的設(shè)計步驟1. 文本編輯：用任何文本編輯器都可以進行， 也可以用專用的 HDL 編輯環(huán)境。 通常

8、 VHDL 文件保存為 .vhd 文件， Verilog 文件保存為 .v 文件。2. 使用編譯工具編譯源文件。3. 功能仿真：將文件調(diào)入 HDL 仿真軟件進行功能仿真，檢查邏輯功能是否正 確（也叫前仿真， 對簡單的設(shè)計可以跳過這一步， 只在布線完成以后， 進行時序仿真）4. 邏輯綜合：將源文件調(diào)入邏輯綜合軟件進行綜合， 即把語言綜合成最簡的布 爾表達式。邏輯綜合軟件會生成.edf或.edif的EDA工業(yè)標準文件。5. 布局布線：將.edf文件調(diào)入PLD廠家提供的軟件中進行布線，即把設(shè)計好 的邏輯安放 PLD/FPGA 內(nèi)。6. 時序仿真：需要利用在布局布線中獲得的精確參數(shù)， 用仿真軟件驗證電

9、路的 時序。 （也叫后仿真） 通常以上過程可以都在 PLD/FPGA 廠家提供 的開發(fā)工具。7. 燒寫器件3 譯碼器的原理二進制譯碼器的輸入是一組二進制代碼 ,輸出是一組與輸入代碼 一一對應(yīng)的高、 低電平信號。 對于三-八譯碼器來說， 3 位二進制共有 8 種狀態(tài)，所以對應(yīng)的輸出有 8 種狀態(tài)。例如：對于二進制代碼 111 來說，輸出為 10000000 。對于二 -四譯碼器來說， 2 位二進制共有 4 種狀態(tài)，所以對應(yīng)的輸出有 4種狀態(tài)。例如：對于二進制代碼 11 來 說，輸出為 1000 。三-八譯碼器的設(shè)計關(guān)于三-八譯碼器的工作框圖如圖所示YIMA_138-INP2.OOUTP7.0CS

10、|Liii1| i譯碼器內(nèi)部電路:3-8譯碼器引腳排列圖:II2 a*-5J牴彥U一旦 nlorr一3-8譯碼器的功能表:輸 入輸出SiS2 +S3A2A1AoY0Y1Y2Y3Y4YY6Y7100000111111110001101111111001011011111100111110111110100111101111010111111011101101111110110111111111100XXXX11111111X1XXX11111111無論從邏輯圖還是功能表我們都可以看到3-8譯碼器的八個輸出管腳，任何時刻要么全為高電平 1芯片處于不工作狀態(tài)，要么只 有一個為低電平0,其余7個輸出管

11、腳全為高電平1。如果出現(xiàn)兩個 輸出管腳在同一個時間為0的情況，說明該芯片已經(jīng)損壞。當附加控制門的輸出為高電平（S = 1）時，可由邏輯圖寫出X4A4隧X = 44-4 =碼K44輕=444=G *44呦4E =A4 =K * A44 % j? = A 44 =眄A8譯碼器邏揖閤由上式可以看出，在同一個時間又是這三個變量的全部最小項的 譯碼輸出，所以也把這種譯碼器叫做最小項譯碼器。3-8譯碼器有三個附加的控制端、和。當、時，輸出為高電平（S = 1）,譯碼器處 于工作狀態(tài)。否則，譯碼器被禁止，所有的輸出端被封鎖在高電平， 如表1所示。這三個控制端也叫做“片選”輸入端，利用片選的作用可 以將多篇連

12、接起來以擴展譯碼器的功能。帶控制輸入端的譯碼器又是一個完整的數(shù)據(jù)分配器。電路中如果 把作為“數(shù)據(jù)”輸入端（在同一個時間），而將作為“地址”輸入端，那 么從送來的數(shù)據(jù)只能通過所指定的一根輸出線送出去。 這就不難理解 為什么把叫做地址輸入了。例如當=101時，門的輸入端除了接至輸 出端的一個以外全是高電平，因此的數(shù)據(jù)以反碼的形式從輸出， 而不 會被送到其他任何一個輸出端上。三-八譯碼器由VHDL程序來實現(xiàn)，下面是其中一段 VHDL關(guān)鍵代碼 使用 WHEN-ELSE 語句4 三 -八譯碼器仿真 三-八譯碼器由 VHDL 程序 : 使用 WHEN-ELSE 語句 LIBRARY IEEE;USE IE

13、EE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY yangdan_DECODER ISPORT(INP:IN STD_LOGIC_VECTOR(2 DOWNTO 0);OUTP:OUT BIT_VECTOR (7 DOWNTO 0); END yangdan_DECODER;ARCHITECTURE ART3 OF yangdan_DECODER IS BEGINOUTP(0)<='1' WHEN INP="000" ELSE '0'OUTP(1)<='

14、;1' WHEN INP="001" ELSE '0'OUTP(2)<='1' WHEN INP="010" ELSE '0'OUTP(3)<='1' WHEN INP="011" ELSE '0'OUTP(4)<='1' WHEN INP="100" ELSE '0'OUTP(5)<='1' WHEN INP="101" ELSE &#

15、39;0'OUTP(6)<='1' WHEN INP="110" ELSE '0'OUTP(7)<='1' WHEN INP="111" ELSE '0'END ART3;其仿真圖如圖所示三-八譯碼器功能時序仿真圖6結(jié)果分析對其仿真圖進行仿真分析：OUTP譯碼輸出標志，INP為輸入信 號組，它由INP2-INP0三個二進制代碼輸入信號組成。OUTP為 輸出信號組， 它由OUTP7-OUTP0八個輸出信號組成。OUTP為 1時候表示輸出。當輸入為：111時，譯碼后為指定的狀

16、態(tài)，即輸出 10000000 ,緊接著依次類推，當輸入為：110時，輸出輸出01000000 , 當輸入為101時，輸出00100000，當輸入為100時，輸出00010000 , 輸入011時，輸出為00001000，輸入為010時，輸出00000100， 輸入為001時，輸出00000010，輸入為000時，輸出為00000001。 7心得體會我所選擇的題目是譯碼器的設(shè)計，這些題目在以前基礎(chǔ)強化訓(xùn)練 的時候做過類似的題目，所以心里至少還是有點思路，不過本次課設(shè)我們所要用的是 EDA 以及 VHDL 等知識來達到本次設(shè)計的要求經(jīng)過好幾天努力的琢磨鉆研，我終于知道了該做什么，心里有個 大概的思

17、路了， 知道了究竟本次設(shè)計的目的與原理等等的， 以及設(shè)計 的大致步驟。最后完成了我的設(shè)計任務(wù)基于 VHDL 譯碼器的設(shè) 計。通過本次課程設(shè)計的學(xué)習(xí)， 我深深的體會到設(shè)計課的重要性和目 的性所在。 本次設(shè)計課不僅僅培養(yǎng)了我們實際操作能力， 也培養(yǎng)了我 們靈活運用課本知識，理論聯(lián)系實際，獨立自主的進行設(shè)計的能力。 它不僅僅是一個學(xué)習(xí)新知識新方法的好機會， 同時也是對我所學(xué)知識 的一次綜合的檢驗和復(fù)習(xí)， 使我明白了自己的缺陷所在， 從而查漏補 缺。附錄三-八譯碼器由 VHDL 程序 :使用 WHEN-ELSE 語句LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;US

18、E IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY yangdan_DECODER ISPORT(INP:IN STD_LOGIC_VECTOR(2 DOWNTO 0);OUTP:OUT BIT_VECTOR (7 DOWNTO 0);END yangdan_DECODER;ARCHITECTURE ART3 OF yangdan_DECODER ISBEGINOUTP(0)<='1' WHEN INP="000" ELSE '0'OUTP(1)<='1' WHEN INP="001

19、" ELSE '0'OUTP(2)<='1' WHEN INP="010" ELSE '0'OUTP(3)<='1' WHEN INP="011" ELSE '0'OUTP(4)<='1' WHEN INP="100" ELSE '0'OUTP(5)<='1' WHEN INP="101" ELSE '0'OUTP(6)<='1' WHEN INP="110" ELSE '0'OUTP(7)<='1' WHEN INP="111" ELSE '0'END ART3;使用 CASE-WHEN 語句 ：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;-庫的說明ENTITY yima38a ISPOR