EDA潘松課后全部答案

1、第一章第一章 1-1 EDA 技術(shù)與 ASIC 設(shè)計(jì)和 FPGA 開發(fā)有什么關(guān)系? P34答：利用 EDA 技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的最后目標(biāo)是完成專用集成電路 ASIC 的設(shè)計(jì)和實(shí)現(xiàn)；FPGA 和 CPLD 是實(shí)現(xiàn)這一途徑的主流器件。FPGA 和 CPLD 通常也被稱為可編程專用 IC，或可編程 ASIC。FPGA 和 CPLD 的應(yīng)用是 EDA技術(shù)有機(jī)融合軟硬件電子設(shè)計(jì)技術(shù)、SoC（片上系統(tǒng)）和 ASIC 設(shè)計(jì)，以及對自動設(shè)計(jì)與自動實(shí)現(xiàn)最典型的詮釋。 1-2 與軟件描述語言相比，VHDL 有什么特點(diǎn)? P6答：編譯器將軟件程序翻譯成基于某種特定 CPU 的機(jī)器代碼，這種代碼僅限于這種 CPU

2、而不能移植，并且機(jī)器代碼不代表硬件結(jié)構(gòu)，更不能改變 CPU 的硬件結(jié)構(gòu)，只能被動地為其特定的硬件電路結(jié)構(gòu)所利用。綜合器將VHDL 程序轉(zhuǎn)化的目標(biāo)是底層的電路結(jié)構(gòu)網(wǎng)表文件，這種滿足 VHDL 設(shè)計(jì)程序功能描述的電路結(jié)構(gòu)，不依賴于任何特定硬件環(huán)境；具有相對獨(dú)立性。綜合器在將 VHDL(硬件描述語言)表達(dá)的電路功能轉(zhuǎn)化成具體的電路結(jié)構(gòu)網(wǎng)表過程中，具有明顯的能動性和創(chuàng)造性，它不是機(jī)械的一一對應(yīng)式的“翻譯” ，而是根據(jù)設(shè)計(jì)庫、工藝庫以及預(yù)先設(shè)置的各類約束條件，選擇最優(yōu)的方式完成電路結(jié)構(gòu)的設(shè)計(jì)。 l-3 什么是綜合?有哪些類型?綜合在電子設(shè)計(jì)自動化中的地位是什么? P5什么是綜合? 答：在電子設(shè)計(jì)領(lǐng)域中綜

3、合的概念可以表示為：將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實(shí)現(xiàn)的模塊組合裝配的過程。有哪些類型? 答：(1)從自然語言轉(zhuǎn)換到 VHDL 語言算法表示，即自然語言綜合。(2)從算法表示轉(zhuǎn)換到寄存器傳輸級(RegisterTransport Level，RTL)，即從行為域到結(jié)構(gòu)域的綜合，即行為綜合。(3)從 RTL 級表示轉(zhuǎn)換到邏輯門(包括觸發(fā)器)的表示，即邏輯綜合。(4)從邏輯門表示轉(zhuǎn)換到版圖表示(ASIC 設(shè)計(jì))，或轉(zhuǎn)換到 FPGA 的配置網(wǎng)表文件，可稱為版圖綜合或結(jié)構(gòu)綜合。綜合在電子設(shè)計(jì)自動化中的地位是什么? 答：是核心地位（見圖 1-3） 。綜合器具有更復(fù)雜的工作環(huán)境，綜

4、合器在接受 VHDL 程序并準(zhǔn)備對其綜合前，必須獲得與最終實(shí)現(xiàn)設(shè)計(jì)電路硬件特征相關(guān)的工藝庫信息，以及獲得優(yōu)化綜合的諸多約束條件信息；根據(jù)工藝庫和約束條件信息，將 VHDL 程序轉(zhuǎn)化成電路實(shí)現(xiàn)的相關(guān)信息。 1-4 在 EDA 技術(shù)中，自頂向下的設(shè)計(jì)方法的重要意義是什么? P710答：在 EDA 技術(shù)應(yīng)用中，自頂向下的設(shè)計(jì)方法，就是在整個(gè)設(shè)計(jì)流程中各設(shè)計(jì)環(huán)節(jié)逐步求精的過程。 1-5 IP 在 EDA 技術(shù)的應(yīng)用和發(fā)展中的意義是什么? P1112答：IP 核具有規(guī)范的接口協(xié)議，良好的可移植與可測試性，為系統(tǒng)開發(fā)提供了可靠的保證。第二章第二章 2-1 敘述 EDA 的 FPGA/CPLD 設(shè)計(jì)流程。

5、P1316答：1.設(shè)計(jì)輸入(原理圖/HDL 文本編輯)；2.綜合；3.適配；4.時(shí)序仿真與功能仿真；5.編程下載；6.硬件測試。 2-2 IP 是什么?IP 與 EDA 技術(shù)的關(guān)系是什么? P2426IP 是什么? 答：IP 是知識產(chǎn)權(quán)核或知識產(chǎn)權(quán)模塊，用于 ASIC 或 FPGA/CPLD 中的預(yù)先設(shè)計(jì)好的電路功能模塊。IP 與 EDA 技術(shù)的關(guān)系是什么? 答：IP 在 EDA 技術(shù)開發(fā)中具有十分重要的地位；與 EDA 技術(shù)的關(guān)系分有軟IP、固 IP、硬 IP：軟 IP 是用 VHDL 等硬件描述語言描述的功能塊，并不涉及用什么具體電路元件實(shí)現(xiàn)這些功能；軟 IP 通常是以硬件描述語言 HDL

6、 源文件的形式出現(xiàn)。固 IP 是完成了綜合的功能塊，具有較大的設(shè)計(jì)深度，以網(wǎng)表文件的形式提交客戶使用。硬 IP 提供設(shè)計(jì)的最終階段產(chǎn)品：掩模。 2-3 敘述 ASIC 的設(shè)計(jì)方法。 P1819答：ASIC 設(shè)計(jì)方法,按版圖結(jié)構(gòu)及制造方法分有半定制(Semi-custom)和全定制(Full-custom)兩種實(shí)現(xiàn)方法。全定制方法是一種基于晶體管級的，手工設(shè)計(jì)版圖的制造方法。半定制法是一種約束性設(shè)計(jì)方式，約束的目的是簡化設(shè)計(jì)，縮短設(shè)計(jì)周期，降低設(shè)計(jì)成本，提高設(shè)計(jì)正確率。半定制法按邏輯實(shí)現(xiàn)的方式不同，可再分為門陣列法、標(biāo)準(zhǔn)單元法和可編程邏輯器件法。 2-4 FPGA/CPLD 在 ASIC 設(shè)計(jì)中

7、有什么用途? P16,18答：FPGA/CPLD 在 ASIC 設(shè)計(jì)中，屬于可編程 ASIC 的邏輯器件；使設(shè)計(jì)效率大為提高，上市的時(shí)間大為縮短。 2-5 簡述在基于 FPGA/CPLD 的 EDA 設(shè)計(jì)流程中所涉及的 EDA 工具，及其在整個(gè)流程中的作用。 P1923答：基于 FPGA/CPLD 的 EDA 設(shè)計(jì)流程中所涉及的 EDA 工具有：設(shè)計(jì)輸入編輯器設(shè)計(jì)輸入編輯器（作用：（作用：接受不同的設(shè)計(jì)輸入表達(dá)方式，如原理圖輸入方式、狀態(tài)圖輸入方式、波形輸入方式以及 HDL 的文本輸入方式。 ） ；HDLHDL 綜合器綜合器（作（作用：用：HDL 綜合器根據(jù)工藝庫和約束條件信息，將設(shè)計(jì)輸入編輯

8、器提供的信息轉(zhuǎn)化為目標(biāo)器件硬件結(jié)構(gòu)細(xì)節(jié)的信息，并在數(shù)字電路設(shè)計(jì)技術(shù)、化簡優(yōu)化算法以及計(jì)算機(jī)軟件等復(fù)雜結(jié)體進(jìn)行優(yōu)化處理） ；仿真器仿真器（作用：（作用：行為模型的表達(dá)、電子系統(tǒng)的建模、邏輯電路的驗(yàn)證及門級系統(tǒng)的測試） ；適配器適配器（作用：（作用：完成目標(biāo)系統(tǒng)在器件上的布局和布線）；下載器下載器（作用：（作用：把設(shè)計(jì)結(jié)果信息下載到對應(yīng)的實(shí)際器件，實(shí)現(xiàn)硬件設(shè)計(jì)） 。第三章第三章 3-1 OLMC（輸出邏輯宏單元）有何功能?說明 GAL 是怎樣實(shí)現(xiàn)可編程組合電路與時(shí)序電路的。 P3436OLMC 有何功能? 答：OLMC 單元設(shè)有多種組態(tài)，可配置成專用組合輸出、專用輸入、組合輸出雙向口、寄存器輸出、

9、寄存器輸出雙向口等。說明 GAL 是怎樣實(shí)現(xiàn)可編程組合電路與時(shí)序電路的? 答：GAL（通用陣列邏輯器件）是通過對其中的OLMC（輸出邏輯宏單元）的編程和三種模式配置（寄存器模式、復(fù)合模式、簡單模式） ，實(shí)現(xiàn)組合電路與時(shí)序電路設(shè)計(jì)的。 3-2 什么是基于乘積項(xiàng)的可編程邏輯結(jié)構(gòu)? P3334，40答：GAL、CPLD 之類都是基于乘積項(xiàng)的可編程結(jié)構(gòu)；即包含有可編程與陣列和固定的或陣列的 PAL（可編程陣列邏輯）器件構(gòu)成。 3-3 什么是基于查找表的可編程邏輯結(jié)構(gòu)? P4041答：FPGA（現(xiàn)場可編程門陣列）是基于查找表的可編程邏輯結(jié)構(gòu)。 3-4 FPGA 系列器件中的 LAB 有何作用? P434

10、5答：FPGA（Cyclone/Cyclone II）系列器件主要由邏輯陣列塊 LAB、嵌入式存儲器塊（EAB） 、I/O 單元、嵌入式硬件乘法器和 PLL 等模塊構(gòu)成；其中 LAB（邏輯陣列塊）由一系列相鄰的 LE（邏輯單元）構(gòu)成的；FPGA 可編程資源主要來自邏輯陣列塊 LAB。 3-5 與傳統(tǒng)的測試技術(shù)相比，邊界掃描技術(shù)有何優(yōu)點(diǎn)? P4750答：使用 BST（邊界掃描測試）規(guī)范測試，不必使用物理探針，可在器件正常工作時(shí)在系統(tǒng)捕獲測量的功能數(shù)據(jù)?？朔鹘y(tǒng)的外探針測試法和“針床”夾具測試法來無法對 IC 內(nèi)部節(jié)點(diǎn)無法測試的難題。 3-6 解釋編程與配置這兩個(gè)概念。 P58答：編程：基于電可擦

11、除存儲單元的 EEPROM 或 Flash 技術(shù)。CPLD 一股使用此技術(shù)進(jìn)行編程。CPLD 被編程后改變了電可擦除存儲單元中的信息，掉電后可保存。電可擦除編程工藝的優(yōu)點(diǎn)是編程后信息不會因掉電而丟失，但編程次數(shù)有限，編程的速度不快。配置：基于 SRAM 查找表的編程單元。編程信息是保存在 SRAM 中的，SRAM 在掉電后編程信息立即丟失，在下次上電后，還需要重新載入編程信息。大部分 FPGA 采用該種編程工藝。該類器件的編程一般稱為配置。對于SRAM 型 FPGA 來說，配置次數(shù)無限，且速度快；在加電時(shí)可隨時(shí)更改邏輯；下載信息的保密性也不如電可擦除的編程。 3-7 請參閱相關(guān)資料，并回答問題

12、：按本章給出的歸類方式，將基于乘積項(xiàng)的可編程邏輯結(jié)構(gòu)的 PLD 器件歸類為 CPLD；將基于查找表的可編程邏輯結(jié)構(gòu)的 PLD 器什歸類為 FPGA，那么，APEX 系列屬于什么類型 PLD 器件? MAX II 系列又屬于什么類型的 PLD 器件?為什么? P5456答：APEX(Advanced Logic Element Matrix)系列屬于 FPGA 類型 PLD 器件；編程信息存于 SRAM 中。MAX II 系列屬于 CPLD 類型的 PLD 器件；編程信息存于 EEPROM 中。第四章第四章4-1：畫出與下例實(shí)體描述對應(yīng)的原理圖符號元件： ENTITY buf3s IS - 實(shí)體

13、 1：三態(tài)緩沖器 PORT (input : IN STD_LOGIC ; - 輸入端 enable : IN STD_LOGIC ; - 使能端 output : OUT STD_LOGIC ) ; - 輸出端END buf3x ;ENTITY mux21 IS -實(shí)體 2： 2 選 1 多路選擇器PORT (in0, in1, sel : IN STD_LOGIC;output : OUT STD_LOGIC);4-1.答案 4-2. 圖 3-30 所示的是 4 選 1 多路選擇器，試分別用 IF_THEN 語句和 CASE 語句的表達(dá)方式寫出此電路的 VHDL 程序。選擇控制的信號 s1

14、 和 s0 的數(shù)據(jù)類型為 STD_LOGIC_VECTOR；當(dāng)s1=0，s0=0；s1=0，s0=1；s1=1，s0=0和 s1=1，s0=1分別執(zhí)行 y=a、y=b、y=c、y=d。 4-2.答案LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX41 ISPORT(s:IN STD_LOGIC_VECTOR(1 DOWNTO 0); -輸入選擇信號 a,b,c,d:IN STD_LOGIC; -輸入信號 y:OUT STD_LOGIC);-輸出端END ENTITY;ARCHITECTURE ART OF MUX41 ISBEGINPROC

15、ESS(s)BEGINIF (S=00) THEN y=a;ELSIF (S=01) TH EN y=b;ELSIF (S=10) TH EN y=c;ELSIF (S=11) TH EN y=d;ELSE y y y y yNULL;END CASE;END PROCESS;END ART;4-3. 圖 3-31 所示的是雙 2 選 1 多路選擇器構(gòu)成的電路 MUXK，對于其中 MUX21A，當(dāng) s=0和1時(shí)，分別有y=a和 y=b。試在一個(gè)結(jié)構(gòu)體中用兩個(gè)進(jìn)程來表達(dá)此電路，每個(gè)進(jìn)程中用 CASE 語句描述一個(gè) 2 選 1 多路選擇器 MUX21A。4-3.答案LIBRARY IEEE;USE

16、 IEEE.STD_LOGIC_1164.ALL;ENTITY MUX221 ISPORT(a1,a2,a3:IN STD_LOGIC_VECTOR(1 DOWNTO 0); -輸入信號 s0,s1:IN STD_LOGIC; outy:OUT STD_LOGIC);-輸出端END ENTITY;ARCHITECTURE ONE OF MUX221 ISSIGNAL tmp : STD_LOGIC;BEGINPR01:PROCESS(s0)BEGINIF s0=”0” THEN tmp=a2;ELSE tmp=a3;END IF;END PROCESS;PR02:PROCESS(s1)BEGI

17、NIF s1=”0” THEN outy=a1;ELSE outy=tmp;END IF;END PROCESS;END ARCHITECTURE ONE;END CASE;4-4.下圖是一個(gè)含有上升沿觸發(fā)的 D 觸發(fā)器的時(shí)序電路，試寫出此電路的 VHDL 設(shè)計(jì)文件。 4-4.答案LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MULTI ISPORT(CL:IN STD_LOGIC; -輸入選擇信號 CLK0:IN STD_LOGIC; -輸入信號 OUT1:OUT STD_LOGIC);-輸出端END ENTITY;ARCHITECTURE

18、ONE OF MULTI ISSIGNAL Q : STD_LOGIC;BEGINPR01: PROCESS(CLK0)BEGINIF CLK EVENT AND CLK=1THEN Q=NOT(CL OR Q);ELSEEND IF;END PROCESS;PR02: PROCESS(CLK0)BEGINOUT1=Q;END PROCESS;END ARCHITECTURE ONE;END PROCESS;4-5.給出 1 位全減器的 VHDL 描述。要求： (1) 首先設(shè)計(jì) 1 位半減器，然后用例化語句將它們連接起來，圖 3-32 中 h_suber 是半減器，diff 是輸出差，s_ou

19、t 是借位輸出，sub_in 是借位輸入。 (2) 以 1 位全減器為基本硬件，構(gòu)成串行借位的 8 位減法器，要求用例化語句來完成此項(xiàng)設(shè)計(jì)(減法運(yùn)算是 x y - sun_in = diffr)4-5.答案底層文件 1：or2a.VHD 實(shí)現(xiàn)或門操作LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY or2a ISPORT(a,b:IN STD_LOGIC; c:OUT STD_LOGIC);END ENTITY or2a;ARCHITECTURE one OF or2a ISBEGIN

20、c = a OR b;END ARCHITECTURE one;底層文件 2：h_subber.VHD 實(shí)現(xiàn)一位半減器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY h_subber ISPORT(x,y:IN STD_LOGIC;diff,s_out:OUT STD_LOGIC);END ENTITY h_subber;ARCHITECTURE ONE OF h_subber ISSIGNAL xyz: STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINxyz d

21、iff=0;s_out diff=1;s_out diff=1;s_out diff=0;s_out NULL;END CASE;END PROCESS;END ARCHITECTURE ONE;頂層文件：f_subber.VHD 實(shí)現(xiàn)一位全減器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY f_subber ISPORT(x,y,sub_in:IN STD_LOGIC;diffr,sub_out:OUT STD_LOGIC);END ENTITY f_subber;ARCHITE

22、CTURE ONE OF f_subber ISCOMPONENT h_subberPORT(x,y:IN STD_LOGIC;diff,S_out:OUT STD_LOGIC);END COMPONENT;COMPONENT or2aPORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END COMPONENT;SIGNAL d,e,f: STD_LOGIC;BEGINu1: h_subber PORT MAP(x=x,y=y,diff=d,s_out=e);u2: h_subber PORT MAP(x=d,y=sub_in,diff=diffr,s_out=f)

23、;u3: or2a PORT MAP(a=f,b=e,c=sub_out);END ARCHITECTURE ONE;END ARCHITECTURE ART;4-6.根據(jù)下圖，寫出頂層文件 MX3256.VHD 的 VHDL 設(shè)計(jì)文件。 4-6.答案MAX3256 頂層文件LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY MAX3256 ISPORT (INA,INB,INCK: IN STD_LOGIC;INC: IN STD_LOGIC;E,OUT:OUT STD_LOGIC);

24、END ENTITY MAX3256;ARCHITECTURE ONE OF MAX3256 ISCOMPONENT LK35 -調(diào)用 LK35 聲明語句PORT(A1,A2:IN STD_LOGIC;CLK:IN STD_LOGIC;Q1,Q2:OUT STD_LOGIC);END COMPONENT;COMPONENT D -調(diào)用 D 觸發(fā)器聲明語句PORT(D,C:IN STD_LOGIC;CLK:IN STD_LOGIC;Q:OUT STD_LOGIC);END COMPONENT;COMPONENT MUX21-調(diào)用二選一選擇器聲明語句PORT(B,A:IN STD_LOGIC;S:

25、IN STD_LOGIC;C:OUT STD_LOGIC);END COMPONENT;SIGNAL AA,BB,CC,DD: STD_LOGIC;BEGINu1: LK35 PORT MAP(A1=INA,A2=INB,CLK=INCK, Q1=AA,Q2=BB);u2: D PORT MAP(D=BB;CLK=INCK,C=INC,Q=CC);u3: LK35 PORT MAP (A1=BB,A2=CC,CLK=INCK, Q1=DD,Q2=OUT1)；u4: MUX21 PORT MAP (B=AA,A=DD,S=BB,C=E);END ARCHITECTURE ONE;設(shè)計(jì)含有異步清零

26、和計(jì)數(shù)使能的 16 位二進(jìn)制加減可控計(jì)數(shù)器。 4-7.答案：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT16 ISPORT(CLK,RST,EN:IN STD_LOGIC; CHOOSE:IN BIT; SETDATA:BUFFER INTEGER RANCE 65535 DOWNTO 0; COUT: BUFFER INTEGER RANCE 65535 DOWNTO 0);END CNT16;ARCHITECTURE ONE OF CNT16 ISBEGIN PROCE

27、SS(CLK,RST,SDATA) VARIABLE QI:STD_LOGIC_VECTOR(65535 DOWNTO 0); BEGINIF RST=1 THEN -計(jì)數(shù)器異步復(fù)位 QI:=(OTHERS=0);ELSIF SET=1 THEN-計(jì)數(shù)器一步置位QI:=SETDATA; ELSIF CLKEVENT AND CLK=1 THEN -檢測時(shí)鐘上升沿 IF EN=1 THEN 檢測是否允許計(jì)數(shù)IF CHOOSE=1 THEN -選擇加法計(jì)數(shù) QI:=QI+1; -計(jì)數(shù)器加一 ELSE QI=QI-1; -計(jì)數(shù)器加一 END IF;END IF;END IF; COUT=QI;-將計(jì)

28、數(shù)值向端口輸出END PROCESS;END ONE;第五章第五章5-1 歸納利用 Quartus II 進(jìn)行 VHDL 文本輸入設(shè)計(jì)的流程：從文件輸入一直到 SignalTap II 測試。P95P115答：1 建立工作庫文件夾和編輯設(shè)計(jì)文件；2 創(chuàng)建工程；3 編譯前設(shè)置；4 全程編譯；5 時(shí)序仿真；6 引腳鎖定；7 配置文件下載；8 打開 SignalTap II 編輯窗口；9 調(diào)入 SignalTap II 的待測信號；10 SignalTap II 參數(shù)設(shè)置；11 SignalTap II 參數(shù)設(shè)置文件存盤；12 帶有 SignalTap II 測試信息的編譯下載；13 啟動 Sign

29、alTap II 進(jìn)行采樣與分析；14 SignalTap II 的其他設(shè)置和控制方法。 5.65.75.85.95.105.125.135.14第六章第六章 6-1 什么是固有延時(shí)?什么是慣性延時(shí)?P150151答：固有延時(shí)(Inertial Delay)也稱為慣性延時(shí)，固有延時(shí)的主要物理機(jī)制是固有延時(shí)的主要物理機(jī)制是分布電容效應(yīng)分布電容效應(yīng)。 6-2 是什么?在 VHDL 中， 有什么用處?P152 是什么? 答：在 VHDL 仿真和綜合器中，默認(rèn)的固有延時(shí)量（它在數(shù)學(xué)上是一個(gè)無窮小量） ，被稱為 延時(shí)。在 VHDL 中， 有什么用處?答：在 VHDL 信號賦值中未給出固有延時(shí)情況下，VH

30、DL 仿真器和綜合器將自動為系統(tǒng)中的信號賦值配置一足夠小而又能滿足邏輯排序的延時(shí)量 ；使并行語句和順序語句中的并列賦值邏輯得以正確執(zhí)行。 6-4 說明信號和變量的功能特點(diǎn)，以及應(yīng)用上的異同點(diǎn)。P128P129答：變量：變量是一個(gè)局部量，只能在進(jìn)程和子程序中使用。變量不能將信息帶出對它做出定義的當(dāng)前結(jié)構(gòu)。變量的賦值是一種理想化的數(shù)據(jù)傳輸，是立即發(fā)生的，不存在任何延時(shí)行為。變量的主要作用是在進(jìn)程中作為臨時(shí)的數(shù)據(jù)存儲單元。信號：信號是描述硬件系統(tǒng)的基本數(shù)據(jù)對象，其性質(zhì)類似于連接線；可作為設(shè)計(jì)實(shí)體中并行語句模塊間的信息交流通道。信號不但可以容納當(dāng)前值，也可以保持歷史值；與觸發(fā)器的記憶功能有很好的對應(yīng)關(guān)

31、系。 6-5 在 VHDL 設(shè)計(jì)中，給時(shí)序電路清零(復(fù)位)有兩種力方法，它們是什么?解：設(shè) Q 定義成信號，一種方法：Q=“000000” ； 其中“000000”反映出信號 Q 的位寬度。第二種方法：Q0)；其中 OTHERS=0不需要給出信號 Q 的位寬度，即可對 Q 清零。 6-6 哪一種復(fù)位方法必須將復(fù)位信號放在敏感信號表中?給出這兩種電路的 VHDL 描述。解：邊沿觸發(fā)復(fù)位信號要將復(fù)位信號放在進(jìn)程的敏感信號表中。（1）邊沿觸發(fā)復(fù)位信號. ARCHITECTURE bhv 0F DFF3 IS SIGNAL QQ:STD_LOGIC; BEGIN PROCESS(RST) BEGIN

32、IF RSTEVENT AND RST=1 THEN QQ0); END IF; END PROCESS; Q1=QQ; END;（2）電平觸發(fā)復(fù)位信號. ARCHITECTURE bhv 0F DFF3 IS SIGNAL QQ:STD_LOGIC; BEGIN PROCESS(CLK) BEGIN IF RST=1 THEN QQ0); END IF; END PROCESS; Q1=QQ; END;6-7 什么是重載函數(shù)?重載算符有何用處?如何調(diào)用重載算符函數(shù)?答：（1）什么是重載函數(shù)? 根據(jù)操作對象變換處理功能。 （2）重載算符有何用處? 用于兩個(gè)不同類型的操作數(shù)據(jù)自動轉(zhuǎn)換成同種數(shù)據(jù)類

33、型，并進(jìn)行運(yùn)算處理。 （3）如何調(diào)用重載算符函數(shù)?采用隱式方式調(diào)用，無需事先聲明。 6-8 判斷下面三個(gè)程序中是否有錯誤，若有則指出錯誤所在，并給出完整程序。 程序 1: Signal A,EN : std_logic; Process(A, EN) Variable B: std_log ic; Begin if EN=l then B=A; end if; -將“B=A”改成“B:=A” end process; 程序 2: Architecture one of sample is variable a，b，c:integer; begin c=a+b; -將“c=a+b”改成“c:=a

34、+b” end; 程序 3: library ieee; use ieee.std_logic_1164.all; entity mux21 is PORT(a,b:in std_logic; sel:in std_loglc;c:out std_logle;); -將“;)”改成“)” end sam2; -將“sam2”改成“entity mux21” architecture one of mux2l is begin -增加“process(a,b,sel) begin” if sel= 0 then c:=a; else c:=b; end if; -應(yīng)改成“if sel= 0 th

35、en c=a; else c=b; end if;” -增加“end process;” end two; -將“two”改成“architecture one” 7-27-2 LPM_ROM、LPM_RAM、LPM_FIFO 等模塊與 FPGA 中嵌入的 EAB、ESB、M4K 有怎樣的聯(lián)系? 答：ACEXlK 系列為 EAB；APEX20K 系列為 ESB；Cyclone 系列為 M4K 第八章第八章 8-1 仿照例 8-1，將例 8-4 單進(jìn)程用兩個(gè)進(jìn)程，即一個(gè)時(shí)序進(jìn)程，一個(gè)組合進(jìn)程表達(dá)出來。-解：【例 8-4】的改寫如下： LIBRARY IEEE; USE IEEE.STD_LOGI

36、C_1164.ALL; ENTITY MOORE1 IS PORT(DATAIN: IN STD_LOGIC_VECTOR(1 DOWNTO 0); CLK,RST: IN STD_LOGIC; Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); END MOORE1; ARCHITECTURE behav OF MOORE1 IS TYPE ST_TYPE IS (ST0,ST1,ST2,ST3,ST4); SIGNAL C_ST,N_ST: ST_TYPE; BEGIN REG: PROCESS(CLK,RST) BEGIN IF RST=1 THEN C_ST=ST0

37、; - Q=0000; ELSIF CLKEVENT AND CLK=1 THEN C_ST IF DATAIN=10 THEN N_ST=ST1; ELSE N_ST=ST0; END IF; Q IF DATAIN=11 THEN N_ST=ST2; ELSE N_ST=ST1 ;END IF; Q IF DATAIN=01 THEN N_ST=ST3; ELSE N_ST=ST0 ;END IF; Q IF DATAIN=00 THEN N_ST=ST4; ELSE N_ST=ST2; END IF; QIF DATAIN=11 THEN N_ST=ST0; ELSE N_ST=ST3

38、;END IF; Q N_ST=ST0; END CASE; END PROCESS COM; END behav; 8-2 為確保例 8-5（2 進(jìn)程 Mealy 型狀態(tài)機(jī)）的狀態(tài)機(jī)輸出信號沒有毛刺，試用例 8-4 的方式構(gòu)成一個(gè)單進(jìn)程狀態(tài)，使輸出信號得到可靠鎖存，在相同輸入信號條件下，給出兩程序的仿真波形。-解：【例 8-5】改寫如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MEALY1 IS PORT(CLK,DATAIN,RESET: IN STD_LOGIC; Q:OUT STD_LOGIC_VECTOR(4 DOWNTO

39、 0); END MEALY1; ARCHITECTURE behav OF MEALY1 IS TYPE states IS (st0,st1,st2,st3,st4); SIGNAL STX: states; BEGIN PROCESS(CLK,RESET) -單一進(jìn)程 BEGIN IF RESET=1 THEN STX IF DATAIN=1 THEN STX=st1; END IF; IF DATAIN=1 THEN Q=10000; ELSE Q IF DATAIN=0 THEN STX=st2; END IF; IF DATAIN=0 THEN Q=10111; ELSE Q IF

40、 DATAIN=1 THEN STX=st3; END IF; IF DATAIN=1 THEN Q=10101; ELSE Q IF DATAIN=0 THEN STX=st4; END IF; IF DATAIN=0 THEN Q=11011; ELSE Q IF DATAIN=1 THEN STX=st0; END IF; IF DATAIN=1 THEN Q=11101; ELSE Q STX=st0; Q=00000; END CASE; END IF; END PROCESS; END behav;圖 8-6 控制 ADC0809 采樣狀態(tài)圖- 【例 8-2】根據(jù)圖 8-6 狀態(tài)圖

41、，采用 Moore 型狀態(tài)機(jī)，設(shè)計(jì) ADC0809 采樣控制器。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY ADCINT IS PORT(D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); -來自 0809 轉(zhuǎn)換好的 8 位數(shù)據(jù) CLK: IN STD_LOGIC; -狀態(tài)機(jī)工作時(shí)鐘 EOC: IN STD_LOGIC; -轉(zhuǎn)換狀態(tài)指示，低電平表示正在轉(zhuǎn)換 ALE:OUT STD_LOGIC; -8 個(gè)模擬信號通道地址鎖存信號 START:OUT STD_LOGIC; -轉(zhuǎn)換開始信號 OE:OUT STD_LOGIC

42、; -數(shù)據(jù)輸出三態(tài)控制信號 ADDA:OUT STD_LOGIC; -信號通道最低位控制信號 LOCK0:OUT STD_LOGIC; -觀察數(shù)據(jù)鎖存時(shí)鐘 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); -8 位數(shù)據(jù)輸出 END ADCINT; ARCHITECTURE behav OF ADCINT IS TYPE states IS(st0,st1,St2,st3,st4); -定義各狀態(tài)子類型 SIGNAL current_state,next_state: states:=st0; SIGNAL REGL: STD_LOGIC_VECTOR(7 DOWNTO 0

43、); SIGNAL LOCK: STD_LOGIC;-轉(zhuǎn)換后數(shù)據(jù)輸出鎖存時(shí)鐘信號 BEGIN ADDA=1;-當(dāng) ADDA=0，模擬信號進(jìn)入通道 IN0；當(dāng) ADDA=1，則進(jìn)入通道 INI Q=REGL;LOCK0 ALE=0;START=0;LOCK=0;OE=0; next_state ALE=1;START=1;LOCK=0;OE=0; next_state ALE=0;START=0;LOCK=0; OE=0; IF(EOC=1) THEN next_state=st3;-EOC=1 表明轉(zhuǎn)換結(jié)束 ELSE next_state ALE=0;START=0;LOCK=0;OE=1;

44、next_state ALE=0;START=0;LOCK=1;OE=1;next_statenext_state=st0; END CASE; END PROCESS COM; REG:PROCESS(CLK) BEGIN IF(CLKEVENT AND CLK=1) THEN current_state=next_state; END IF; END PROCESS REG; -由信號 current_state 將當(dāng)前狀態(tài)值帶出此進(jìn)程：REG LATCH1: PROCESS(LOCK) -此進(jìn)程中，在 LOCK 的上升沿，將轉(zhuǎn)換好的數(shù)據(jù)鎖入 BEGIN IF LOCK=1 AND LOC

45、KEVENT THEN REGL=D; END IF; END PROCESS LATCH1; END behav; 8-5 在不改變原代碼功能的條件下用兩種方法改寫例 8-2，使其輸出的控制信號(ALE、START、OE、LOCK)沒有毛刺。方法 1：將輸出信號鎖存后輸出；方法 2：使用狀態(tài)碼直接輸出型狀態(tài)機(jī)，并比較這三種狀態(tài)機(jī)的特點(diǎn)。- 解：【例 8-2】根據(jù)圖 8-6 狀態(tài)圖，采用 Moore 型狀態(tài)機(jī)，設(shè)計(jì) ADC0809 采樣控制器 方法 1(將輸出控制信號鎖存后輸出)的 VHDL 程序代碼如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;

46、ENTITY ADCINT IS PORT(D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); -來自 0809 轉(zhuǎn)換好的 8 位數(shù)據(jù) CLK: IN STD_LOGIC; -狀態(tài)機(jī)工作時(shí)鐘 EOC: IN STD_LOGIC; -轉(zhuǎn)換狀態(tài)指示，低電平表示正在轉(zhuǎn)換 ALE: OUT STD_LOGIC; -8 個(gè)模擬信號通道地址鎖存信號 START: OUT STD_LOGIC; -轉(zhuǎn)換開始信號 OE: OUT STD_LOGIC; -數(shù)據(jù)輸出三態(tài)控制信號 ADDA: OUT STD_LOGIC; -信號通道最低位控制信號 LOCK0: OUT STD_LOGIC; -觀察

47、數(shù)據(jù)鎖存時(shí)鐘 Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); -8 位數(shù)據(jù)輸出 END ADCINT; ARCHITECTURE behav OF ADCINT IS TYPE states IS(st0,st1,St2,st3,st4); -定義各狀態(tài)子類型 SIGNAL current_state,next_state: states:=st0; SIGNAL REGL: STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL LOCK: STD_LOGIC;-轉(zhuǎn)換后數(shù)據(jù)輸出鎖存時(shí)鐘信號 SIGNAL ALE0: STD_LOGIC; -8 個(gè)模

48、擬信號通道地址鎖存信號 SIGNAL START0: STD_LOGIC; -轉(zhuǎn)換開始信號 SIGNAL OE0: STD_LOGIC; -數(shù)據(jù)輸出三態(tài)控制信號 BEGIN ADDA=1;-當(dāng) ADDA=0，模擬信號進(jìn)入通道 IN0；當(dāng) ADDA=1，則進(jìn)入通道 INI Q=REGL; -LOCK0 ALE0=0;START0=0;LOCK=0;OE0=0; next_state ALE0=1;START0=1;LOCK=0;OE0=0; next_state ALE0=0;START0=0;LOCK=0; OE0=0; IF(EOC=1) THEN next_state=st3;-EOC=1

49、 表明轉(zhuǎn)換結(jié)束 ELSE next_state ALE0=0;START0=0;LOCK=0;OE0=1; next_state ALE0=0;START0=0;LOCK=1;OE0=1;next_statenext_state=st0; END CASE; IF CLKEVENT AND CLK= 1 THEN ALE=ALE0;START=START0;LOCK0=LOCK;OE=OE0;-方法 1:信號鎖存后輸出 END IF; END PROCESS COM; REG:PROCESS(CLK) BEGIN IF(CLKEVENT AND CLK=1) THEN current_stat

50、e=next_state; END IF; END PROCESS REG; -由信號 current_state 將當(dāng)前狀態(tài)值帶出此進(jìn)程：REG LATCH1: PROCESS(LOCK) -此進(jìn)程中，在 LOCK 的上升沿，將轉(zhuǎn)換好的數(shù)據(jù)鎖入 BEGIN IF LOCK=1 AND LOCKEVENT THEN REGL=D; END IF; END PROCESS LATCH1; END behav;- 解：【例 8-2】根據(jù)圖 8-6 狀態(tài)圖，采用 Moore 型狀態(tài)機(jī)，設(shè)計(jì) ADC0809 采樣控制器 方法 2(使用狀態(tài)碼直接輸出型狀態(tài)機(jī))的 VHDL 程序代碼(【例 8-7】的根據(jù)

51、狀態(tài)編碼表 8-1 給出 ADC0809 數(shù)據(jù)采樣的狀態(tài)機(jī))如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY AD0809 IS PORT( D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); CLK,EOC: IN STD_LOGIC; ALE,START,OE,ADDA:OUT STD_LOGIC; c_state:OUT STD_LOGIC_VECTOR(4 DOWNTO 0); Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END AD0809; ARCHITECTURE behav

52、 OF AD0809 IS SIGNAL current_state,next_state: STD_LOGIC_VECTOR(4 DOWNTO 0); CONSTANT st0: STD_LOGIC_VECTOR(4 DOWNTO 0):=00000; CONSTANT st1: STD_LOGIC_VECTOR(4 DOWNTO 0):=11000; CONSTANT st2: STD_LOGIC_VECTOR(4 DOWNTO 0):=00001; CONSTANT st3: STD_LOGIC_VECTOR(4 DOWNTO 0):=00100; CONSTANT st4: STD_L

53、OGIC_VECTOR(4 DOWNTO 0):=00110; SIGNAL REGL: STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL LOCK: STD_LOGIC; BEGIN ADDA=1;Q=REGL;START=current_state(4);ALE=current_state(3); OE=current_state(2);LOCK=current_state(1);c_state next_state next_state IF(EOC=1) THEN next_state=st3; -EOC=1 表明轉(zhuǎn)換結(jié)束 ELSE next_state nex

54、t_state next_state next_state=st0; END CASE; END PROCESS COM; REG: PROCESS(CLK) BEGIN IF (CLKEVENT AND CLK=1) THEN current_state=next_state; END IF; END PROCESS REG; -由信號 current_state 將當(dāng)前狀態(tài)值帶出此進(jìn)程：REG LATCH1: PROCESS(LOCK)-此進(jìn)程中，在 LOCK 的上升沿，將轉(zhuǎn)換好的數(shù)據(jù)鎖入 BEGIN IF LOCK=1 AND LOCKEVENT THEN REGL=D; END IF;

55、 END PROCESS LATCH1;END behav; 第九章第九章 9-2、說明端口模式、說明端口模式 INOUT 和和 BUFFER 有何異同點(diǎn)？有何異同點(diǎn)？答：前者為外部，后者為內(nèi)部反饋。相同：雙向。答：前者為外部，后者為內(nèi)部反饋。相同：雙向。 9-3、實(shí)體說明中端口模式有哪些？說明端口模式、實(shí)體說明中端口模式有哪些？說明端口模式 OUT，INOUT 和和 BUFFER.有何異同？有何異同？ 答：答： 實(shí)體說明中端口模式有：實(shí)體說明中端口模式有：IN OUT INOUT BUFFER. IN 含義：輸入含義：輸入OUT 含義：輸出含義：輸出 但在構(gòu)造體內(nèi)部不使用但在構(gòu)造體內(nèi)部不使用

56、INOUT 含義：說明該端口是雙向的，可以輸出也可以輸入含義：說明該端口是雙向的，可以輸出也可以輸入BUFFER 含義：說明該端口可以輸出信號且在構(gòu)造體內(nèi)部可以使用該輸出信號。含義：說明該端口可以輸出信號且在構(gòu)造體內(nèi)部可以使用該輸出信號。9-4、什么是重載函數(shù)？、什么是重載函數(shù)？答：所謂函數(shù)重載是指同一個(gè)函數(shù)名可以對應(yīng)著多個(gè)函數(shù)的實(shí)現(xiàn)。例如，可以給函數(shù)名答：所謂函數(shù)重載是指同一個(gè)函數(shù)名可以對應(yīng)著多個(gè)函數(shù)的實(shí)現(xiàn)。例如，可以給函數(shù)名 add()定義多個(gè)函數(shù)實(shí)現(xiàn)，定義多個(gè)函數(shù)實(shí)現(xiàn)，該函數(shù)的功能是求和，即求兩個(gè)操作數(shù)的和。其中，一個(gè)函數(shù)實(shí)現(xiàn)是求兩個(gè)該函數(shù)的功能是求和，即求兩個(gè)操作數(shù)的和。其中，一個(gè)函數(shù)

57、實(shí)現(xiàn)是求兩個(gè) int 型數(shù)之和，另一個(gè)實(shí)現(xiàn)是求兩個(gè)浮型數(shù)之和，另一個(gè)實(shí)現(xiàn)是求兩個(gè)浮點(diǎn)型數(shù)之和，再一個(gè)實(shí)現(xiàn)是求兩個(gè)復(fù)數(shù)的和。每種實(shí)現(xiàn)對應(yīng)著一個(gè)函數(shù)體，這些函數(shù)的名字相同，但是函數(shù)的參點(diǎn)型數(shù)之和，再一個(gè)實(shí)現(xiàn)是求兩個(gè)復(fù)數(shù)的和。每種實(shí)現(xiàn)對應(yīng)著一個(gè)函數(shù)體，這些函數(shù)的名字相同，但是函數(shù)的參數(shù)的類型不同。這就是函數(shù)重載的概念。函數(shù)重載在類和對象的應(yīng)用尤其重要。數(shù)的類型不同。這就是函數(shù)重載的概念。函數(shù)重載在類和對象的應(yīng)用尤其重要。9-5、在以下的數(shù)據(jù)類型中，、在以下的數(shù)據(jù)類型中，VHDL 綜合器支持哪些類型？綜合器支持哪些類型？STRING, TIME, REAL, BIT 答：答：VHDL 支持支持 STR

58、ING、BIT 類型，其他屬于用戶定義的數(shù)據(jù)類型不能綜類型，其他屬于用戶定義的數(shù)據(jù)類型不能綜合合9-7、表達(dá)式、表達(dá)式 C=A+B 中中 A,B 和和 C 都是都是 STD_LOGIC-VECTOR,是否能直接進(jìn)行加法運(yùn)算？是否能直接進(jìn)行加法運(yùn)算？答：不能直接進(jìn)行加法運(yùn)算，必須用轉(zhuǎn)換函數(shù)答：不能直接進(jìn)行加法運(yùn)算，必須用轉(zhuǎn)換函數(shù) CONV_INTEGER(A)轉(zhuǎn)換為整形后再相加。轉(zhuǎn)換為整形后再相加。9-8、VHDL 中有哪三種數(shù)據(jù)對象（客體）？詳細(xì)說明他們的功能特點(diǎn)以及使用方法。中有哪三種數(shù)據(jù)對象（客體）？詳細(xì)說明他們的功能特點(diǎn)以及使用方法。答：主要包括三種數(shù)據(jù)對象：信號，變量，常數(shù)。其中常數(shù)是一個(gè)固定的值