基于FPGA的任意小數(shù)分頻器的設(shè)計(jì)(正文)

1、第1章 緒論1.1課題背景 當(dāng)今社會(huì)是數(shù)字化的社會(huì)，是數(shù)字集成電路廣泛應(yīng)用的社會(huì)。數(shù)字集成電路本身在不斷地進(jìn)行更新?lián)Q代。它由早期的電子管、晶體管、小中規(guī)模集成電路，發(fā)展到超大規(guī)模集成電路（VLSIC，幾萬(wàn)門以上）以及許多具有特定功能的專用集成電路。但是，隨著微電子技術(shù)的發(fā)展，設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來(lái)獨(dú)立承擔(dān)。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專用集成電路（ASIC）芯片，而且希望ASIC的設(shè)計(jì)周期盡可能短，最好是在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的ASIC芯片，并且立即投入實(shí)際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場(chǎng)可編程邏輯器件（FPLD），其中應(yīng)用最廣泛的當(dāng)屬現(xiàn)場(chǎng)可編程門陣列（FPGA）和復(fù)雜可編程邏

2、輯器件（CPLD）。1.2研究的目的及意義 目的是一方面使我們能夠進(jìn)一步理解課程內(nèi)容，基本掌握EDA技術(shù)和系統(tǒng)知識(shí)，增加集成電路應(yīng)用知識(shí)，培養(yǎng)我們的實(shí)際動(dòng)手能力以及分析、解決問(wèn)題的能力。另一方面也可以是我們更好地鞏固和加深對(duì)基礎(chǔ)知識(shí)的理解，學(xué)會(huì)設(shè)計(jì)中小型數(shù)字系統(tǒng)的方法，獨(dú)立完成調(diào)試過(guò)程，增強(qiáng)我們理論聯(lián)系實(shí)際的能力，提高電路分析和設(shè)計(jì)能力。通過(guò)實(shí)踐引導(dǎo)我們?cè)诶碚撝笇?dǎo)下有所創(chuàng)新，為專業(yè)課的學(xué)習(xí)和日后工程實(shí)踐奠定基礎(chǔ)。通過(guò)設(shè)計(jì)，一方面可以加深我們對(duì)理論知識(shí)的理解，另一方面也可以提高我們考慮問(wèn)題的全面性，將理論知識(shí)上升到一個(gè)實(shí)踐的階段。1.3EDA的發(fā)展歷程及應(yīng)用1.3.1 EDA的發(fā)展歷程隨著集成電

3、路和計(jì)算機(jī)技術(shù)的飛速發(fā)展，EDA（Electronic Design Automation）應(yīng)運(yùn)而生，它是一種高級(jí)、快速、有效的電子設(shè)計(jì)自動(dòng)化技術(shù)。EDA技術(shù)以計(jì)算機(jī)為工具，代替人完成數(shù)字系統(tǒng)的邏輯綜合、布局布線和設(shè)計(jì)仿真等工作。設(shè)計(jì)者只需要完成對(duì)系統(tǒng)功能的描述，然后就可以由計(jì)算機(jī)來(lái)處理這些描述，得到設(shè)計(jì)結(jié)果，修改設(shè)計(jì)也很方便。利用EDA工具進(jìn)行設(shè)計(jì)，可以極大的提高設(shè)計(jì)效率。EDA技術(shù)的發(fā)展經(jīng)歷了一個(gè)由淺到深的過(guò)程。 20世紀(jì)70年代，隨著中小規(guī)模集成電路的開(kāi)發(fā)與應(yīng)用，傳統(tǒng)的手工制圖設(shè)計(jì)電路板和集成電路的方法已經(jīng)無(wú)法滿足設(shè)計(jì)精度和效率的要求，因此人們開(kāi)始進(jìn)行二維平面圖形的計(jì)算機(jī)輔助設(shè)計(jì)，以便解

4、脫繁雜、機(jī)械的版圖設(shè)計(jì)工作，這就是第一代的EDA工具。到了20世紀(jì)80 年代，為了適應(yīng)電子產(chǎn)品在規(guī)模和制作上的要求，出現(xiàn)了以計(jì)算機(jī)仿真和自動(dòng)布線為核心技術(shù)的第二代EDA 技術(shù)，其特點(diǎn)是以軟件工具為核心，通過(guò)這些軟件完成產(chǎn)品開(kāi)發(fā)的設(shè)計(jì)、分析、仿真、測(cè)試等各項(xiàng)工作。20世紀(jì)90 年代后，隨著EDA技術(shù)繼續(xù)發(fā)展，出現(xiàn)了以高級(jí)語(yǔ)言描述、系統(tǒng)級(jí)仿真和綜合技術(shù)為特征的第三代EDA技術(shù)，通常也稱為ESDA（Electronic System Design Automation）階段。在這個(gè)階段，人們開(kāi)始追求貫徹整個(gè)設(shè)計(jì)過(guò)程的自動(dòng)化，可以從繁重的設(shè)計(jì)工作中徹底解放出來(lái)，把精力集中在創(chuàng)造性的方案與概念構(gòu)思上，從

5、而可以提高設(shè)計(jì)效率，縮短產(chǎn)品的研制周期。1.3.2 EDA技術(shù)的概念EDA是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）的縮寫，在20世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測(cè)試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來(lái)的。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語(yǔ)言HDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)的完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。1.3.3 EDA的應(yīng)用用戶需求功能定義ASIC設(shè)計(jì)硬件語(yǔ)言編譯工具邏輯綜合工

6、具功能分析工具布局布線工具版圖生成工具形式驗(yàn)證工具半導(dǎo)體廠ICSOC設(shè)計(jì)邏輯綜合工具功能分析工具布局布線工具時(shí)序分析工具編程下載工具可編程PLDPCB設(shè)計(jì)原理圖編輯工具網(wǎng)表生成工具布局布線工具規(guī)則檢查工具電子兼容分析工具熱分析工具制板商PCB圖1.1 EDA技術(shù)應(yīng)用范圍EDA技術(shù)應(yīng)用范圍見(jiàn)圖1.1。當(dāng)代的EDA技術(shù)應(yīng)用于電子設(shè)計(jì)的方方面面。從一個(gè)角度來(lái)看，EDA技術(shù)可粗略分為系統(tǒng)級(jí)、電路級(jí)和物理實(shí)現(xiàn)級(jí)三個(gè)層次的輔助設(shè)計(jì)過(guò)程；從另一個(gè)角度來(lái)看，EDA技術(shù)應(yīng)包括電子設(shè)計(jì)的各個(gè)領(lǐng)域：從低頻電路到高頻電路、從線形電路到非線形電路、從模擬電路到數(shù)字電路、從分立元件電路到集成電路的全部設(shè)計(jì)過(guò)程。具體來(lái)說(shuō)，

7、EDA技術(shù)大體分為三方面的應(yīng)用：（1）ASIC（Application Specific Integrated Circuit，專用集成電路）設(shè)計(jì)。（2）SOC（System On a Chip，系統(tǒng)芯片）設(shè)計(jì)。（3）PCB（Printed Circuit Board，印刷電路板）設(shè)計(jì)?？梢哉f(shuō)如果沒(méi)有EDA技術(shù)，今天的電子設(shè)計(jì)就沒(méi)辦法進(jìn)行。1.3.4 Verilog硬件描述語(yǔ)言隨著EDA技術(shù)的飛速發(fā)展，也由于集成電路大規(guī)模、高密度、高速度的要求，產(chǎn)生了一種新的設(shè)計(jì)方法，那就是采用硬件描述語(yǔ)言來(lái)設(shè)計(jì)數(shù)字電路。Verilog HDL（Verilog Hardware Description Lan

8、guage）作為IEEE工業(yè)標(biāo)準(zhǔn)的硬件描述語(yǔ)言的一種，不僅定義了語(yǔ)法，而且對(duì)每個(gè)語(yǔ)法結(jié)構(gòu)都定義了清晰的模擬、仿真語(yǔ)義，而且Verilog語(yǔ)言從C語(yǔ)言中繼承了多種操作符和結(jié)構(gòu)。所以如果有C語(yǔ)言的基礎(chǔ)，那么可以非?？斓恼莆誚erilog HDL的設(shè)計(jì)方法。因此對(duì)于初學(xué)者來(lái)說(shuō)，使用Verilog HDL進(jìn)行電子設(shè)計(jì)是比較好的。通過(guò)使用結(jié)構(gòu)級(jí)或行為級(jí)描述可以在不同的抽象層次描述設(shè)計(jì)。Verilog HDL采用自頂向下的數(shù)字電路設(shè)計(jì)方法主要包括行為領(lǐng)域、結(jié)構(gòu)領(lǐng)域、物理領(lǐng)域這三個(gè)領(lǐng)域和系統(tǒng)級(jí)、算法級(jí)、積存器傳輸級(jí)、邏輯級(jí)和電路級(jí)這五個(gè)抽象層次。Verilog HDL是并發(fā)的，即具有在同一時(shí)刻執(zhí)行多任務(wù)的能

9、力。一般來(lái)講編程語(yǔ)言是非并行的，但在實(shí)際硬件中，很多操作都是在同一時(shí)刻發(fā)生的，所以Verilog HDL具有并發(fā)的特征。Verilog HDL有時(shí)序的概念，一般來(lái)講編程語(yǔ)言是沒(méi)有時(shí)序概念的，但在硬件電路中從輸入到輸出總是有延遲存在的。為描述這些特征，Verilog HDL語(yǔ)言需要建立時(shí)序的概念，因此使用Verilog HDL除了可以描述硬件電路的功能外，還可以描述其時(shí)序要求。1.4基于EDA的FPGA/CPLD開(kāi)發(fā)隨著數(shù)字集成電路和EDA技術(shù)的發(fā)展，設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來(lái)獨(dú)立承擔(dān)。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專用集成電路（ASIC）芯片，而且希望ASIC的設(shè)計(jì)周期盡可能短

10、，最好是在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的ASIC芯片，并且立即投入實(shí)際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場(chǎng)可編程邏輯器件，其中應(yīng)用最廣泛的屬現(xiàn)場(chǎng)可編程門陣列和復(fù)雜可編程邏輯器件。現(xiàn)場(chǎng)可編程門陣列FPGA（Field Programmable Gate Array）是20世紀(jì)80年代中期，由美國(guó)Xilinx公司首先推出的大規(guī)?？删幊踢壿嬈骷?。由于FPGA器件采用標(biāo)準(zhǔn)化結(jié)構(gòu)，體積小、集成度高、功耗低、速度快，可無(wú)限次反復(fù)編程，已成為開(kāi)發(fā)電子產(chǎn)品的首選器件。運(yùn)算器、乘法器、數(shù)字濾波器等具有復(fù)雜算法的邏輯單元和信號(hào)處理單元的邏輯設(shè)計(jì)都可選用FPGA來(lái)實(shí)現(xiàn)。Xilinx公司和Altera公司最新開(kāi)發(fā)的先進(jìn)IP CORE（

11、IP核），使FPGA在EDA和DSP技術(shù)領(lǐng)域的應(yīng)用更加方便。復(fù)雜可編程邏輯器件CPLD（Complex Programmable Logic Device）是20世紀(jì)90年代可擦除的可編程邏輯器件EPLD（Erasable Programmable Logic Device）的改進(jìn)器件。其具有更大的與陣列和或陣列，有大量的宏單元和布線資源。高速的譯碼器、多位計(jì)數(shù)器、寄存器、時(shí)序狀態(tài)機(jī)、網(wǎng)絡(luò)適配器、總線控制器等較大規(guī)模的邏輯設(shè)計(jì)可用CPLD來(lái)實(shí)現(xiàn)。FPGA/CPLD 本身作為一種新器件，可以由用戶自行規(guī)定器件的邏輯功能，將大量的電路功能集成到一個(gè)芯片中，提高了系統(tǒng)的集成度和可靠性。另一方面， F

12、PGA/CPLD的設(shè)計(jì)方法又是采用EDA 的設(shè)計(jì)方式，是從手工設(shè)計(jì)到電子設(shè)計(jì)自動(dòng)化的變換橋梁。1.5本課題研究?jī)?nèi)容FPGA/CPLD現(xiàn)在應(yīng)用的非常廣泛，其作為集成電路的一個(gè)研究方向，非常重要，而我們?cè)谶@方面開(kāi)展的學(xué)習(xí)并不多。本文作為一個(gè)探討性的論文，為以后進(jìn)行更深入的研究打下基礎(chǔ)，本課題主要研究以下一些內(nèi)容。首先，學(xué)習(xí)并基本掌握Verilog HDL的設(shè)計(jì)方法。然后，研究掌握任意小數(shù)的分頻器設(shè)計(jì)基本工作原理與設(shè)計(jì)方案。第2章 設(shè)計(jì)方案分析論證2.1本課題的研究?jī)?nèi)容分頻器是指使輸出信號(hào)頻率為輸入信號(hào)頻率整數(shù)數(shù)分之一的電子電路。在許多電子設(shè)備中如電子鐘、頻率合成器等，需要各種不同頻率的信號(hào)協(xié)同工作

13、，常用的方法是以穩(wěn)定度高的晶體振蕩器為主振源，通過(guò)變換得到所需要的各種頻率成分，分頻器是一種主要變換手段。早期的分頻器多為正弦分頻器，隨著數(shù)字集成電路的發(fā)展，脈沖分頻器（又稱數(shù)字分頻器）逐漸取代了正弦分頻器，即使在輸入輸出信號(hào)均為正弦波時(shí)也往往采用模數(shù)轉(zhuǎn)換數(shù)字分頻數(shù)模轉(zhuǎn)換的方法來(lái)實(shí)現(xiàn)分頻。正弦分頻器除在輸入信噪比低和頻率極高的場(chǎng)合已很少使用。對(duì)于任何一個(gè)N次分頻器，在輸入信號(hào)不變的情況下，輸出信號(hào)可以有N種間隔為2/N 的相位。這種現(xiàn)象是分頻作用所固有的，與分頻器的具體電路無(wú)關(guān)，稱為分頻器輸出相位多值性。2.2設(shè)計(jì)思路頻率合成技術(shù)是現(xiàn)代通訊系統(tǒng)的重要組成部分，是對(duì)一個(gè)高精度和高穩(wěn)定度的基準(zhǔn)頻率

14、進(jìn)行加、減、乘、除四則運(yùn)算，產(chǎn)生具有同樣穩(wěn)定度和基準(zhǔn)度的頻率。分頻器是數(shù)字邏輯電路設(shè)計(jì)中經(jīng)常使用的一個(gè)基本電路。通常，整數(shù)分頻可以很容易地用計(jì)數(shù)器或狀態(tài)機(jī)來(lái)實(shí)現(xiàn)1。但在某些場(chǎng)合下，時(shí)鐘源與所需要的頻率并不成整數(shù)關(guān)系，此時(shí)便需要采用小數(shù)分頻器進(jìn)行分頻。對(duì)于小數(shù)分頻的FPGA設(shè)計(jì)，目前廣泛采用的方法是雙模前置小數(shù)分頻，以及一種由雙模前置小數(shù)分頻改進(jìn)而得到的小數(shù)分頻用一個(gè)半整數(shù)分頻器和一個(gè)整數(shù)分頻器代替雙模前置小數(shù)分頻中的兩個(gè)整數(shù)分頻器s-s。雖然這兩種方案輸出時(shí)鐘的占空比誤差和抖動(dòng)性能方面有所差別，但其工作原理卻是一致的。雙模前置小數(shù)分頻器在理論上可以實(shí)現(xiàn)任意小數(shù)分頻，但在實(shí)際的電路設(shè)計(jì)中，不可能

15、真正實(shí)現(xiàn)任意小數(shù)分頻，文獻(xiàn)在其結(jié)論中就指出過(guò)，小數(shù)分頻器的精度受控制計(jì)數(shù)器的影響，而控制計(jì)數(shù)器的設(shè)計(jì)會(huì)受硬件資源的限制，盡管FPGA有相當(dāng)豐富的硬件資源。另外，基于FPGA實(shí)現(xiàn)的雙模前置小數(shù)分頻器在兩個(gè)整數(shù)分頻時(shí)鐘之間的切換點(diǎn)上，有時(shí)候會(huì)出現(xiàn)毛刺。而時(shí)鐘是不應(yīng)該有毛刺存在的。下面將結(jié)合脈沖刪除技術(shù)，提出一種可以進(jìn)行任意小數(shù)分頻且不會(huì)出現(xiàn)毛刺的小數(shù)分頻方案，并通過(guò)編程實(shí)現(xiàn)。 第 3章 系統(tǒng)硬件設(shè)計(jì)3.1雙模前置小數(shù)分頻器假設(shè)時(shí)鐘源的頻率為Fo，期望得到的頻率為Fi，則其分頻比X有X =F0·F1，其中，X>1。當(dāng)分頻比X為無(wú)限小數(shù)時(shí)，例如把13MHz的時(shí)鐘信號(hào)分頻11MHz時(shí)，x

16、=1.18181818，此時(shí)，盡管在理論上可以設(shè)計(jì)這樣的多位累加器，但在實(shí)際電路中卻是不可實(shí)現(xiàn)的。因此，實(shí)際所設(shè)計(jì)的雙模前置小數(shù)分頻器的分頻比，有時(shí)候與實(shí)際期望得到的分頻比存在一個(gè)微小的偏差,當(dāng)分頻器長(zhǎng)時(shí)間工作，就會(huì)導(dǎo)致累計(jì)誤差。3.2雙模前置小數(shù)分頻器的電路組成雙模前置小數(shù)分頻器的電路如圖3.1所示，此電路主要由兩個(gè)整數(shù)分頻器、一個(gè)選擇器和一個(gè)控制邏輯電路組成。其中，兩個(gè)整數(shù)分頻器的分頻比分別為M和M+1，而控制電路依據(jù)公式而設(shè)計(jì)，交替選擇M分頻器或M+1分頻器的時(shí)鐘輸出。它的具體控制過(guò)程是：先選擇讓M分頻器輸出N，個(gè)脈沖之后，接著選擇讓M+1分頻器輸出N2個(gè)脈沖，然后再選擇讓M分頻器輸出N

17、t個(gè)脈沖，如此循環(huán)。這樣的設(shè)計(jì)在理論上是可行的，但在實(shí)際的電路設(shè)計(jì)中，卻由于硬件電路的微小延時(shí)，在選擇M分頻和M+1分頻時(shí)鐘輸出的切換點(diǎn)上，就可能存在競(jìng)爭(zhēng)冒險(xiǎn)而產(chǎn)生毛刺，這是時(shí)鐘信號(hào)所不能容忍的。圖3.1控制邏輯電路3.3一種改進(jìn)的小數(shù)分頻器的設(shè)計(jì)利用脈沖刪除電路，有規(guī)律地刪除時(shí)鐘源中的一些脈沖，從而實(shí)現(xiàn)平均意義上的小數(shù)分頻。在硬件電路的設(shè)計(jì)過(guò)程中，利用脈沖刪除電路，就不會(huì)出現(xiàn)上述競(jìng)爭(zhēng)冒險(xiǎn)和毛刺的問(wèn)題，而且可以很容易地用硬件實(shí)現(xiàn)任意小數(shù)分頻。3.4電路組成 這個(gè)電路主要由脈沖刪除電路和控制刪除邏輯電路兩個(gè)部分組成，見(jiàn)圖3.2。其中，控制刪除邏輯電路是根據(jù)P和Q的值，對(duì)時(shí)鐘源輸入脈沖數(shù)進(jìn)行計(jì)數(shù)控

18、制，按照一定的規(guī)律發(fā)出脈沖刪除控制信號(hào)。圖3.2脈沖和控制電路脈沖刪除電路(見(jiàn)圖3.3)就是一個(gè)簡(jiǎn)單的或門，脈沖刪除控制信號(hào)delete為高電平時(shí)，其中，P、Q均為整數(shù)?？梢苑治龅玫?，當(dāng)時(shí)鐘源每輸入P個(gè)脈沖，利用脈沖刪除電路從這P個(gè)脈沖中按照一定的規(guī)律刪除(PQ)個(gè)脈沖，輸出Q個(gè)脈沖，便實(shí)現(xiàn)了平均意義上的X分頻。表示從時(shí)鐘源clk中刪除一個(gè)脈沖。但脈沖刪除控制信號(hào)delete必須由時(shí)鐘源clk的上升沿觸發(fā)產(chǎn)生，這是由于硬件電路具有微小延時(shí)的原因。圖3.3脈沖刪除電路3.5控制刪除邏輯電路的工作過(guò)程設(shè)計(jì)控制刪除邏輯電路的主要目的是，使所刪除的(PQ)脈沖的位置相對(duì)均勻地分布在時(shí)鐘源相對(duì)應(yīng)P個(gè)脈沖

19、中。采用脈沖刪除的方式實(shí)現(xiàn)平均意義上的小數(shù)分頻 , 所以分頻得到的時(shí)鐘不會(huì)出現(xiàn)毛刺或不穩(wěn)定的因素。而且 ,這種小數(shù)分頻器的設(shè)計(jì)非常簡(jiǎn)單 ,很容易在硬件上實(shí)現(xiàn) 。其具體設(shè)計(jì)思路如下：設(shè)置一個(gè)計(jì)數(shù)器，令其初始值為0；在時(shí)鐘源clk的每一個(gè)上升沿，計(jì)數(shù)器加上Q，若計(jì)數(shù)器里面的值小于P，則發(fā)出刪除一個(gè)脈沖的信號(hào)，將delete置為高電平；若其值大于P，則將計(jì)數(shù)器的值減去P，并且，將delete置為低電平，不發(fā)出刪除脈沖的信號(hào)。例如，假設(shè)要將一個(gè)13MHz的時(shí)鐘源分頻為11MHz的時(shí)鐘信號(hào)，則Q=11，P=13，其工作過(guò)程見(jiàn)表3.1表3.1 分頻器的工作過(guò)程第4章 系統(tǒng)軟件設(shè)計(jì)4.1軟件設(shè)計(jì)點(diǎn)擊桌面圖標(biāo)

20、，啟動(dòng)Quartus II 9.0。進(jìn)入界面，點(diǎn)擊菜單欄File，在彈出的下拉菜單中選擇New Project Wizard。彈出名叫New Project Wizard：Introduction對(duì)話框，點(diǎn)擊Next。出現(xiàn)下面對(duì)話框圖： 圖4.1New Project Wizard：Introduction對(duì)話框 選擇工程保存路徑，工程名字，填寫好后點(diǎn)擊Next，進(jìn)入下一步。出現(xiàn)名叫New Project Wizard：Add Files【page 3 of 5】對(duì)話框，點(diǎn)擊Next。出現(xiàn)如下對(duì)話框圖4.2New Project Wizard：Add Files對(duì)話框 圖4.3New選項(xiàng)此對(duì)話

21、框用于選擇FPGA芯片型號(hào)，此小時(shí)分頻器不設(shè)計(jì)實(shí)物，型號(hào)可隨選，在這里我選著Cyclone II EP2C8Q208C7，接下來(lái)一路Next。工程建立好后，點(diǎn)擊菜單欄File選項(xiàng)，在下拉菜單中選著New選項(xiàng)。彈出如下對(duì)話框（圖4.3）在此我用的是Verilog HDL 選擇Design Files 子文件中的Verilog HDL Files。此時(shí)就可以編寫程序，點(diǎn)擊工具按鈕進(jìn)行全編譯。在仿真前學(xué)校配置管腳，點(diǎn)擊菜單欄Assignments選項(xiàng)，在彈出的下拉菜單中選擇Pins選項(xiàng)，彈出下面對(duì)話框在這里沒(méi)有要求，管腳任意分配，分配好后點(diǎn)擊退出自動(dòng)保存。圖4.4Design Files 子文件建立

22、波形文件，點(diǎn)擊菜單Files選項(xiàng)，圖4.4 Design Files 子文件 在彈出的下拉菜單中選擇New選項(xiàng)，選擇Verification/Debugging Files子文件Vector Waveform File。點(diǎn)擊菜單欄Edit選項(xiàng)，在彈出的下拉菜單中選擇Insert選項(xiàng)彈出有菜單選擇Insert Node or Bus選項(xiàng)，彈出如下對(duì)話框（圖4.5）點(diǎn)擊Node Finder按鈕，出現(xiàn)如下對(duì)話框（圖4.6）點(diǎn)擊List按鈕查找Node，從左邊框添加所需查看的Node到右邊框，點(diǎn)擊OK按鈕，保存退出。設(shè)置時(shí)鐘頻率。點(diǎn)擊菜單欄Processing選項(xiàng)，在彈出的下拉菜單中選擇Genera

23、te Functional Simulation Netlist 選項(xiàng)，點(diǎn)擊工具欄圖標(biāo)進(jìn)行仿真。圖4.5Insert Node or Bus選項(xiàng)圖4.6設(shè)置時(shí)鐘頻率第5章 仿真與分析5.1波形仿真圖在Quartus II環(huán)境下，對(duì)上述Verilog-HDL程序進(jìn)行編譯、仿真之后，得到的波形圖如圖5.1所示圖5.1波形圖由圖5.1可見(jiàn)，當(dāng)delete為高電平時(shí)，時(shí)鐘源elk便會(huì)被刪除一個(gè)脈沖。否則便直接輸出給clkoutCount_0和count_i分別對(duì)時(shí)鐘源和分頻時(shí)鐘的脈沖進(jìn)行計(jì)數(shù)，由圖4可見(jiàn)，當(dāng)時(shí)鐘源clk每輸入13個(gè)脈沖時(shí)，分頻時(shí)鐘clkout正好只輸出11個(gè)脈沖，此即13MHz時(shí)鐘到1

24、lMHz時(shí)鐘的分頻過(guò)程。結(jié) 論EDA技術(shù)已經(jīng)成為電子設(shè)計(jì)的重要工具，并且應(yīng)用于電子設(shè)計(jì)的各個(gè)方面。Verilog HDL作為一種順應(yīng)EDA發(fā)展潮流的設(shè)計(jì)方法，得到了迅速的發(fā)展。使用Verilog HDL可以用于復(fù)雜數(shù)字邏輯電路和系統(tǒng)的總體仿真、子系統(tǒng)仿真和具體電路綜合等各個(gè)設(shè)計(jì)階段。隨著個(gè)人電腦平臺(tái)上的EDA工具的發(fā)展，個(gè)人電腦平臺(tái)上的Verilog HDL仿真綜合性能已相當(dāng)優(yōu)越，這就為大規(guī)模普及這種新技術(shù)鋪平了道路。本文重點(diǎn)探討了以下一些方面：(1) 介紹了本課題的發(fā)展背景及對(duì)EDA的發(fā)展、Verilog HDL的一些特點(diǎn)和FPGA在EDA中的應(yīng)用做了詳細(xì)的介紹。（2）任意小數(shù)分頻器的設(shè)計(jì)原

25、理和實(shí)現(xiàn)方法不存在精度誤差的問(wèn)題，從而可以保證小數(shù)分頻器長(zhǎng)時(shí)間工作時(shí)不會(huì)出現(xiàn)累計(jì)誤差。另外，由于是采用脈沖刪除的方式實(shí)現(xiàn)平均意義上的小數(shù)分頻，所以分頻得到的時(shí)鐘不會(huì)出現(xiàn)毛刺或不穩(wěn)定的因素。而且這種小數(shù)分頻器的設(shè)計(jì)非常簡(jiǎn)單，很容易在硬件上實(shí)現(xiàn)。由于學(xué)習(xí)時(shí)間短，對(duì)EDA的研究以及使用Verilog HDL進(jìn)行電子設(shè)計(jì)的方法并不是鉆研的很透徹，但是通過(guò)一段時(shí)間的學(xué)習(xí)，已經(jīng)基本掌握了使用Verilog HDL進(jìn)行電子設(shè)計(jì)的步驟，為以后繼續(xù)研究EDA技術(shù)打下了基礎(chǔ)。參考文獻(xiàn)1張奇志，武超，等基于Verilog HDL的分頻囂的優(yōu)化設(shè)計(jì)J河南大學(xué)學(xué)報(bào)，37(4)：343-3462劉亞海。林爭(zhēng)輝基于FPGA的小數(shù)分頻器的實(shí)現(xiàn)J現(xiàn)代電子技術(shù)，194(3)：1131173黃海生一種可控分頻比分頻器的設(shè)計(jì)和研宄J計(jì)算機(jī)工程與設(shè)計(jì)，2002，23(3)：8-214王廣叉，趙衛(wèi)華，一種小數(shù)分頻囂的設(shè)計(jì)及性能分析j自動(dòng)化技術(shù)與應(yīng)用，26(9)：101-1025王建榮，李竹，溺洪明一種新的基于FPGA的小數(shù)分頻器的參數(shù)化設(shè)計(jì)J太原科技大學(xué)學(xué)報(bào)，2007，28(3)：191-1946周冬成，王永斌，鄭亞平基于FPGA的小數(shù)分頻頻率合成器設(shè)計(jì)J 致 謝在論文即將完成之際，首先要對(duì)彭許紅老師表示最真摯的感謝。在論文的寫作期間，彭老師在百忙之中抽出時(shí)間指導(dǎo)我的論文寫作，在很多關(guān)鍵的知識(shí)點(diǎn)上進(jìn)行了講解疏通