.數(shù)字電子技術(shù)第四章組合邏輯電路

1、第四章 組合邏輯電路 數(shù)字電子技術(shù)第四章組合邏數(shù)字電子技術(shù)第四章組合邏輯電路輯電路第四章 組合邏輯電路 組合邏輯電路的分析過程如下： (1) 由給定的邏輯電路圖， 寫出輸出端的邏輯表達(dá)式； (2) 列出真值表； (3) 從真值表概括出邏輯功能； (4) 對(duì)原電路進(jìn)行改進(jìn)設(shè)計(jì)， 尋找最正確方案(這一步不一定都要進(jìn)行)。4.1 組合邏輯電路的分析組合邏輯電路的分析第四章 組合邏輯電路 第四章 組合邏輯電路 第四章 組合邏輯電路 第四章 組合邏輯電路 第四章 組合邏輯電路 解解 第一步：寫出函數(shù)表達(dá)式。 CBCBACBACABCBCBCAABCBCAABCBCAABRSFCBRCAABSCAQABP

2、_)()(第四章 組合邏輯電路 第二步： 列真值表。 真值表如表 4 - 2 所示。 第三步： 功能描述。 由真值表可看出， 這就是一個(gè)二變量的異或電路。 第四步： 改進(jìn)設(shè)計(jì)?？ㄖZ圖如圖 4 - 4 所示。由重新化簡看出，原電路設(shè)計(jì)不合理， 應(yīng)改進(jìn)， 用一個(gè)異或門即可。 第四章 組合邏輯電路 表 4 2 例 2 真值表 ABCABCABCA B CBCF0000010100111001011101110000001000100000010000000100000001100110第四章 組合邏輯電路 ABC00011110011111BCBC1BCF圖 4 4 例 2 化簡后重新設(shè)計(jì)邏輯圖 第

3、四章 組合邏輯電路 例例 3 分析圖 4 - 5 所示電路。 &QR 1 1ABCiCi1SP圖 4 5 例 3 圖 第四章 組合邏輯電路 解解 由圖可得ABCBABCAABCBABAABCBABAQRCABRCBABAPCQCBACBACBAABCCBABACBABACBABACPSBABABAPiiiiiiiiiiiiiii_1_)()()()()()(第四章 組合邏輯電路 由式(1)和式(2)列出真值表如表4-3所示。由真值表可看出這是兩個(gè)一位二進(jìn)制的加法電路。A為被加數(shù)，B為加數(shù)，Ci為低位向本位的進(jìn)位位。S為三位相加的和數(shù)，C i+1是本位向高位的進(jìn)位位。該電路又稱為全加器。

4、 表 4 3 例 3 真值表 ABCiSCi+10000010100111001011101110110100100010111第四章 組合邏輯電路 4.2 組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì) 電路設(shè)計(jì)的任務(wù)就是根據(jù)功能設(shè)計(jì)電路。一般按如下步驟進(jìn)行： (1) 將文字描述的邏輯命題變換為真值表，這是十分重要的一步。作出真值表前要仔細(xì)分析解決邏輯問題的條件， 作出輸入、輸出變量的邏輯規(guī)定，然后列出真值表。 (2) 進(jìn)行函數(shù)化簡， 化簡形式應(yīng)依據(jù)選擇什么門而定。 (3) 根據(jù)化簡結(jié)果和選定的門電路， 畫出邏輯電路。第四章 組合邏輯電路 例例 4 設(shè)計(jì)三變量表決器，其中A具有否決權(quán)。 解解 第一步：

5、列出真值表。 設(shè)A、B、C分別代表參加表決的邏輯變量，F(xiàn)為表決結(jié)果。對(duì)于變量我們作如下規(guī)定：A、B、C為 1 表示贊成， 為 0 表示反對(duì)。F=1 表示通過，F(xiàn)=0 表示被否決。真值表如表 4 - 4 所示。 第二步： 函數(shù)化簡。 我們選用與非門來實(shí)現(xiàn)。畫出卡諾圖，其化簡過程如圖 4 - 6(a)所示，邏輯電路如圖4 - 6(b)所示。 第四章 組合邏輯電路 _ACABACABFABC0001111001111&BACF(a)(b)ABAC圖 4 6 例 4 化簡過程及邏輯圖 第四章 組合邏輯電路 表 4 4 例 4 真值表 ABCF00001111001100110101010100

6、000111第四章 組合邏輯電路 例例 5 設(shè)計(jì)一個(gè)組合電路，將 8421BCD碼變換為余 3 代碼。 解解 這是一個(gè)碼制變換問題。由于均是BCD碼，故輸入輸出均為四個(gè)端點(diǎn)，其框圖如圖 4 -7 所示。按兩種碼的編碼關(guān)系，得真值表如表 4 - 5 所示。 碼制變換電路ABCDWXYZ圖 4 7 碼制變換電路框圖 第四章 組合邏輯電路 表 4 5 8421BCD碼變換為余 3 代碼真值 第四章 組合邏輯電路 由于8421BCD碼不會(huì)出現(xiàn)10101111這六種狀態(tài)，故當(dāng)輸入出現(xiàn)這六種狀態(tài)時(shí)，輸出視為無關(guān)項(xiàng)?；嗊^程如圖 4 - 8 所示。圖 4 - 9 是轉(zhuǎn)換電路的邏輯圖，化簡函數(shù)為： _)(DZ

7、DCDCCDYDCBDCBDCBDCBDCBDCBDBCBXDCBABDBCABDBCAW第四章 組合邏輯電路 ABCD000111101111100011110W A BC BD0ABCD000111101111100011110X BC BD BCD1ABCD0001111001100101000011110Y CD CD圖 4 8 例 5 化簡過程 第四章 組合邏輯電路 11111ABCDZYXW&圖 4 9 例 5 邏輯圖 第四章 組合邏輯電路 4.3 常用中規(guī)模組合邏輯部件的原理和應(yīng)用常用中規(guī)模組合邏輯部件的原理和應(yīng)用 表表 4 6 集成電路的劃分集成電路的劃分 第四章 組合

8、邏輯電路 1. 半加器設(shè)計(jì)半加器設(shè)計(jì) ABSCi1加數(shù)被加數(shù)和數(shù)向高位進(jìn)位半加器圖 4 10 半加器框圖 第四章 組合邏輯電路 ABCBABASi1_表 4 7 半加器真值表 A B S Ci+10 00 11 01 10 01 01 00 1第四章 組合邏輯電路 1&ABSCi1圖 4 11 半加器邏輯圖 第四章 組合邏輯電路 2. 全加器設(shè)計(jì)全加器設(shè)計(jì) AiSiCi1全加器BiCi1圖 4-12 全加器框圖 第四章 組合邏輯電路 表 4 8 全加器真值表 Ai Bi C i-1Si C i+10 0 00 0 10 1 00 1 11 0 01 0 01 1 01 1 10 01

9、01 00 11 00 10 11 1第四章 組合邏輯電路 函數(shù)變換過程如下： iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiBACBABACBABACBACBACBACBACCBACBACBACBABACBABACBACBACBACBAS11_11_1_1_111_1_1_1_11_1_1_)()()()()(第四章 組合邏輯電路 由Si、C i+1式組成的邏輯電路如圖4 - 13 所示。 &111&BiAiCi1Ci1Si圖 4 13 用異或門構(gòu)成全加器 第四章 組合邏輯電路 1_1_1_1_1_1_1_i

10、iiiiiiiiiiiiiiiiiiiCACBBACCBACBACBACBASAiBiCi1Ci1Si1111&1&圖 4 14 用與或非門組成全加器 第四章 組合邏輯電路 3. 多位二進(jìn)制加法多位二進(jìn)制加法 (1) 串行進(jìn)位。 COCIA3B3C3S3COCIA2B2S2COCIA1B1S1COCIA0B0S0C2C1C0C 1圖 4 15 四位串行進(jìn)位加法器 第四章 組合邏輯電路 *(2) 超前進(jìn)位。 11)(iiiiiiiiiiCBABACCBAS前面我們已經(jīng)得到全加器的表達(dá)式為 令Gi=AiBi稱為進(jìn)位產(chǎn)生函數(shù)，Pi=Ai Bi稱為進(jìn)位傳輸函數(shù)。將其代入Si, Ci表達(dá)

11、式中得遞推公式 11iiiiiiiCPGCCPS第四章 組合邏輯電路 這樣可得各位進(jìn)位信號(hào)的邏輯表達(dá)式如下： 101230123123233233310120122122210101101111000CPPPPGPPPGPPGPGCPGCCPPPGPPGCPGCCPPGPGCPGCCPGG第四章 組合邏輯電路 1111111111B3A311B2A2A1B11C 1B0A01P31P2P11P0C0C1C2S0S1S2S3CO(C3)12345678161514131211109GNDC1B0A0S0A1B1S1COS3B3A3S2A2B2UCC(a)(b)1&1&圖 4 16

12、 74LS283 邏輯圖與 引腳圖(a) 邏輯圖； (b) 引腳圖 第四章 組合邏輯電路 圖 4 - 16 中S0S3表達(dá)式可經(jīng)變換化簡而得，以S1為例， )()()(_001_001110100011100_0_000111001011BACBABABCABABACBABABABACPGPCPS第四章 組合邏輯電路 &1&11111111111P1G3P2G2P11G11P01G011GnGn xGn yGn z12345678161514131211109GNDFPP3G3P0G0P1G1FGGn zGnG2P2UCC(b)Gn yGn x(a)&1FPFG圖4-1

13、7 74LS182邏輯圖 及引腳圖(a) 邏輯圖； (b) 引腳圖 第四章 組合邏輯電路 4. 全加器的應(yīng)用全加器的應(yīng)用 例 6 試用全加器構(gòu)成二進(jìn)制減法器。 解 利用“加補(bǔ)的概念，即可將減法用加法來實(shí)現(xiàn)， 圖 4 - 18 即為全加器完成減法功能的電路。 4B3B2B1B0C4S3S2S1S0Ci1“1”A3A2A1A01111圖圖 4 18 全加器實(shí)現(xiàn)二進(jìn)制減法電路全加器實(shí)現(xiàn)二進(jìn)制減法電路 第四章 組合邏輯電路 例例 7 試用全加器完成二進(jìn)制的乘法功能。 解解 以兩個(gè)二進(jìn)制數(shù)相乘為例。乘法算式如下： 第四章 組合邏輯電路 ABABA0B0B1A1P0P1P2P3C2C1Ci1Ci1&

14、;圖 4 19 利用全加器實(shí)現(xiàn)二進(jìn)制的乘法 第四章 組合邏輯電路 例例 8 試用四位全加器構(gòu)成一位試用四位全加器構(gòu)成一位 8421 碼的加法電路。碼的加法電路。 解解 兩個(gè)兩個(gè) 8421 碼相加，其和仍應(yīng)為碼相加，其和仍應(yīng)為8421 碼，如不是碼，如不是 8421 碼那么結(jié)果錯(cuò)誤。如碼那么結(jié)果錯(cuò)誤。如 第四章 組合邏輯電路 產(chǎn)生錯(cuò)誤的原因是 8421BCD碼為十進(jìn)制，逢十進(jìn)一， 而四位二進(jìn)制是逢十六進(jìn)一，二者進(jìn)位關(guān)系不同， 當(dāng)和數(shù)大于 9 時(shí)，8421BCD應(yīng)產(chǎn)生進(jìn)位，而十六進(jìn)制還不可能產(chǎn)生進(jìn)位。為此，應(yīng)對(duì)結(jié)果進(jìn)行修正。當(dāng)運(yùn)算結(jié)果小于等于 9 時(shí)，不需修正或加“0，但當(dāng)結(jié)果大于 9 時(shí)，應(yīng)修正

15、讓其產(chǎn)生一個(gè)進(jìn)位，加0110即可。如上述后兩種情況： 第四章 組合邏輯電路 故修正電路應(yīng)含一個(gè)判 9 電路，當(dāng)和數(shù)大于 9 時(shí)對(duì)結(jié)果加0110， 小于等于 9 時(shí)加0000。 除了上述大于 9 時(shí)的情況外，如相加結(jié)果產(chǎn)生了進(jìn)位位，其結(jié)果必定大于 9， 所以大于 9 的條件為 19_234_13234SSSSCSSSSCF第四章 組合邏輯電路 S3S20001111012131511141000011110S1S0S3S2S3S1圖 4 20 大于 9 的化簡 第四章 組合邏輯電路 A3A2A1A0B3B2B1B0四位全加器A3A2A1A0B2B1S3S2S1S0C0C0S3S2S1S0C41&

16、amp;四位全加器F圖 4 21 一位 8421BCD碼加法器電路圖 第四章 組合邏輯電路 例例 9 試采用四位全加器完成 8421BCD碼到余 3 代碼的轉(zhuǎn)換。 解解 由于 8421BCD碼加 0011 即為余 3 代碼，所以其轉(zhuǎn)換電路就是一個(gè)加法電路，如圖 4 -22 所示。 A3A2A1A0B3B2B1B0S3S2S1S08421 BCD“1”C4余3代碼C0四位全加器圖 4-22 用全加器構(gòu)成8421BCD碼到余3代碼的轉(zhuǎn)換電路 第四章 組合邏輯電路 例 10 用全加器實(shí)現(xiàn)BCD/B的變換。 解 現(xiàn)以兩位8421BCD碼轉(zhuǎn)換為二進(jìn)制碼為例，設(shè)十位數(shù)的 8421BCD碼為B80, B40

17、, B20, B10，個(gè)位數(shù)的BCD碼為B8, B4, B2, B1，那么兩位十進(jìn)制數(shù)的 8421BCD碼為124810204080124810204080BBBBBBBBD124810204080BBBBBBBBD 式中B為二進(jìn)制的數(shù)符(0，1)；下標(biāo)為權(quán)值。將上式按權(quán)展開， 那么 第四章 組合邏輯電路 為找出與二進(jìn)制數(shù)的關(guān)系將上式整理得 01121024203810404208054068012481020408022)(2)(2)(2)(221248)28()416()832()1664(BBBBBBBBBBBBBBBBBBBBD考慮低位相加時(shí)會(huì)向高位產(chǎn)生進(jìn)位位， 2#+n前的系數(shù)有如下

18、關(guān)系： 001122334455662222222DDDDDDDD第四章 組合邏輯電路 其中：D0=B1D1=B10+B2產(chǎn)生進(jìn)位位C1D2=B20+B4+C1產(chǎn)生進(jìn)位位C2D3=B40+B10+B8+C2產(chǎn)生進(jìn)位位3320804DCCBB3320805DCCBB5806DCB 33CC 和產(chǎn)生進(jìn)位位44CC 和產(chǎn)生進(jìn)位位5C第四章 組合邏輯電路 C5C4C3C3C2C1B40 B10 B8 C2B80 B20 C3 C3B40 C4 C4B80 C526252423B80B20C3B40B10 B8 C2C4B20 B4 C1B10 B22221B8B20B4B10B2B1C020圖 4 2

19、3 用兩個(gè)四位全加器組成兩位BCD轉(zhuǎn) 換為二進(jìn)制代碼的電路圖 第四章 組合邏輯電路 一位二進(jìn)制數(shù)可表示“0和“1兩種狀態(tài)，n位二進(jìn)制數(shù)那么有2n種狀態(tài)。2n種狀態(tài)能表示2n個(gè)數(shù)據(jù)和信息。編碼就是對(duì)2n種狀態(tài)進(jìn)行人為的數(shù)值指定，給每一種狀態(tài)指定一個(gè)具體的數(shù)值。 對(duì)于二進(jìn)制來說，最常用的是自然二進(jìn)制編碼，因?yàn)樗幸欢ǖ囊?guī)律性，便于記憶，同時(shí)也有利于電路的連接。 第四章 組合邏輯電路 例例 11 把 0，1，2，7 這八個(gè)數(shù)編成二進(jìn)制代碼， 其框圖如圖 4 - 24 所示。 01234567編碼電路ABC圖 4 24 三位二進(jìn)制編碼方框圖 第四章 組合邏輯電路 解解 顯然這就是三位二進(jìn)制編碼器。 首

20、先，確定編碼矩陣和編碼表，分別如圖 4 - 25 和表 4 - 9 所示。 0AB00011110126437501C圖425 三位二進(jìn)制代碼編碼矩陣 第四章 組合邏輯電路 表 4 9 三位二進(jìn)制編碼表 自然數(shù) N二進(jìn)制代碼 A B C012345670 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1第四章 組合邏輯電路 第二步由編碼表列出二進(jìn)制代碼每一位的邏輯表達(dá)式。A=4+5+6+7B=2+3+6+7 C=1+3+5+7第四章 組合邏輯電路 圖 4 26 三位二進(jìn)制編碼器 7654321CBAS0111第四章 組合邏輯電路 例例12 將十進(jìn)制數(shù) 0，1，2，9

21、 編為 8421BCD碼。解解 10 個(gè)數(shù)要求用四位二進(jìn)制數(shù)表示。 0AB0001111014859327600011110CD圖 4 27 8421BCD編碼矩陣 第四章 組合邏輯電路 自然數(shù) N二進(jìn)制代碼 A B C D01234567890 0 0 00 0 0 10 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1表 4 - 108421BCD編碼表 第四章 組合邏輯電路 各輸出端函數(shù)表示式： _975319753176327632765476549898DCBA第四章 組合邏輯電路 UCC1234567890S

22、ABCD&圖 4 28 8421BCD碼編碼器 如S在位置 6，即接地，那么其它均屬高電位，故ABCD=0110。第四章 組合邏輯電路 &1&1&1&11111111111101234567EIA2A1A0CSEO1234567816151413121110974LS1484567EIA2A1地A00123CSEOUCC優(yōu)先編碼器20212201234567CSA2A1A0EOEI圖 4 29 8 - 3優(yōu)先編碼器 第四章 組合邏輯電路 由圖4-29可寫出該電路的輸出函數(shù)的邏輯表達(dá)式： _11_1_01_11_276543210)7656436421 (

23、)76542543()7654(EEEECSEAEAEAOO第四章 組合邏輯電路 表 4 11 優(yōu)先編碼器的功能表 第四章 組合邏輯電路 01234567EIEO低位片A0A1A2CS0123456701234567EIEO高位片A0A1A2CS89 10 11 12 13 14 15CSA3A2A1A0EO&圖 4 30 兩片8-3優(yōu)先編碼器擴(kuò)展為16-4優(yōu)先編碼器的連接圖 第四章 組合邏輯電路 2. 譯碼器及其應(yīng)用譯碼器及其應(yīng)用 (1) 二進(jìn)制譯碼器變量譯碼器。 0AB00011110126437501C圖 4 31 三位二進(jìn)制譯碼矩陣 第四章 組合邏輯電路 表表 4 12 譯碼表

24、譯碼表 A B C 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 自然數(shù) N01234567第四章 組合邏輯電路 由于每個(gè)方格都由一個(gè)數(shù)據(jù)占有，沒有多余狀態(tài)， 所以將每個(gè)方格自行圈起來即可。此時(shí)每個(gè)譯碼函數(shù)都由一個(gè)最小項(xiàng)組成。 即 ABCCBACBACBACBACBACBACBA76543210_第四章 組合邏輯電路 01234567111CBA&圖 4 32 三位二進(jìn)制碼譯碼器 第四章 組合邏輯電路 (2) 十進(jìn)制譯碼器。 0AB0001111014859327600011110CD圖 4 33 8421BCD碼譯碼矩陣 第四章 組合

25、邏輯電路 ADDADCBDCBDCBDCBDCBDCBDCBADCBA9876143210_由此圖可得如下譯碼關(guān)系： 第四章 組合邏輯電路 其譯碼電路如圖 4 - 34 所示。 01234567111CBA891D&圖 4 34 8421BCD碼譯碼器 第四章 組合邏輯電路 (3) 集成譯碼器。 集成譯碼器與前面講述的譯碼器工作原理一樣， 但考慮集成電路的特點(diǎn)，有以下幾個(gè)問題。 為了減輕信號(hào)的負(fù)載，故集成電路輸入一般都采用緩沖級(jí)，這樣外界信號(hào)只驅(qū)動(dòng)一個(gè)門。 為了降低功率損耗，譯碼器的輸出端常常是反碼輸出， 即輸出低電位有效。 為了便于擴(kuò)大功能，增加了一些功能端，如使能端等。 第四章 組

26、合邏輯電路 &01234567111111A2A1A0&E1E2E3三線至八線譯碼器01234567E1E2E3A0A1A2(a)(b)圖 4-35 集成3-8譯碼器(74LS138)的電路圖和邏輯符號(hào) 第四章 組合邏輯電路 表表 413 功能表功能表 第四章 組合邏輯電路 圖4-36 3 - 8譯碼器擴(kuò)大為 4 - 16 譯碼器 00E1E2E3A0A1A21234567()123456708E1E2E3A0A1A21234567()91011121415ABCD使能113第四章 組合邏輯電路 當(dāng)D=1 時(shí)， ()片禁止， ()片工作， 輸出由()片決定，其關(guān)系如下： 第四章

27、 組合邏輯電路 (4) 數(shù)字顯示譯碼驅(qū)動(dòng)電路。數(shù)字顯示譯碼器是不同于上述譯碼器的另一種譯碼。它是用來驅(qū)動(dòng)數(shù)碼管的MSI。 數(shù)碼管根據(jù)發(fā)光段數(shù)分為七段數(shù)碼管和八段數(shù)碼管，發(fā)光段可以用熒光材料(稱為熒光數(shù)碼管)或是發(fā)光二極管(稱為LED數(shù)碼管)，或是液晶(稱為LCD數(shù)碼管)。通過它，可以將BCD碼變成十進(jìn)制數(shù)字，并在數(shù)碼管上顯示出來。在數(shù)字式儀表、數(shù)控設(shè)備和微型計(jì)算機(jī)中是不可缺少的人機(jī)聯(lián)系手段。七段數(shù)碼管所顯示的數(shù)字如圖 4 - 37 所示。為了鑒別輸入情況，當(dāng)輸入碼大于 9 時(shí)，仍使數(shù)碼管顯示一定圖形。 第四章 組合邏輯電路 abcdefg暗0123456781091112131415圖 4 3

28、7 七段數(shù)碼管 第四章 組合邏輯電路 半導(dǎo)體發(fā)光二極管。 abcdefg圖 4 38 LED數(shù)碼管 第四章 組合邏輯電路 MUCC5 V(a)(b)U / V0.4 0.8 1.2 1.6 2.001020304050RI / mA圖 4 39 發(fā)光二極管的伏安特性和驅(qū)動(dòng)電路(a) 伏安特性； (b) 集成與非門驅(qū)動(dòng)電路 第四章 組合邏輯電路 abcdef 5 Vabcdef 5 Vg(a)(b)Rg圖 4 - 40LED的兩種接法(a) 共陽極； (b) 共陰極 第四章 組合邏輯電路 液晶顯示器件。 液晶顯示器件是一種新型的平板薄型顯示器件。由于它所需驅(qū)動(dòng)電壓低，工作電流非常小，配合CMOS

29、電路可以組成微功耗系統(tǒng)，故廣泛地用于電子鐘表、電子計(jì)算器以及儀器儀表中。 第四章 組合邏輯電路 顯示譯碼器。 七段譯碼器abcdefgDCAB圖 4 41 七段顯示譯碼器框圖 第四章 組合邏輯電路 0DC0001111011100000001111100011110BACADCBADB圖 4 42 a段的化簡 第四章 組合邏輯電路 表表 4 14 真值表真值表 第四章 組合邏輯電路 第四章 組合邏輯電路 集成時(shí)為了擴(kuò)大功能，增加熄滅輸入信號(hào)BI、燈測試信號(hào)LT、滅“0輸入RBI和滅“0輸出RBO。其功能介紹如下： BI：當(dāng)BI=0 時(shí)，不管其它輸入端狀態(tài)如何，七段數(shù)碼管均處于熄滅狀態(tài)，不顯示數(shù)

30、字。 LT：當(dāng)BI=1，LT=0 時(shí)，不管輸入DCBA狀態(tài)如何， 七段均發(fā)亮，顯示“8。它主要用來檢測數(shù)碼管是否損壞。 第四章 組合邏輯電路 RBI: 當(dāng)BI=LT=1，RBI=0 時(shí)，輸入DCBA為0000， 各段均熄滅，不顯示“0。而DCBA為其它各種組合時(shí)， 正常顯示。 它主要用來熄滅無效的前零和后零。 如 0093.2300，顯然前兩個(gè)零和后兩個(gè)零均無效，那么可使用RBI使之熄滅，顯示93.23。 RBO：當(dāng)本位的“0熄滅時(shí)，RBO=0，在多位顯示系統(tǒng)中，它與下一位的RBI相連，通知下位如果是零也可熄滅。 第四章 組合邏輯電路 111RBILTBI/RBODCBAabcdefg&

31、;11111111111111&圖 4 43 集成數(shù)字顯示譯碼器74LS48 第四章 組合邏輯電路 (5) 譯碼器的應(yīng)用。譯碼器除了用來驅(qū)動(dòng)各種顯示器件外，還可實(shí)現(xiàn)存貯系統(tǒng)和其它數(shù)字系統(tǒng)的地址譯碼、 組成脈沖分配器、程序計(jì)數(shù)器、代碼轉(zhuǎn)換和邏輯函數(shù)發(fā)生器等。 由變量譯碼器可知，它的輸出端就表示一項(xiàng)最小項(xiàng)，而邏輯函數(shù)可以用最小項(xiàng)表示，利用這個(gè)特點(diǎn)，可以實(shí)現(xiàn)組合邏輯電路的設(shè)計(jì)，而不需要經(jīng)過化簡過程。 第四章 組合邏輯電路 例例13 用譯碼器設(shè)計(jì)兩個(gè)一位二進(jìn)制數(shù)的全加器。解解 由表 4 - 8(全加器真值表)可得 _7_4_2_17421_mmmmmmmmABCCBACBACBAS_7_6_5

32、_37653_1mmmmmmmmABCCBACBACBASi第四章 組合邏輯電路 m0m1m2m3m4m5m6m7&CBASCi 1圖 4 44 用 3-8 譯碼器組成全加器 第四章 組合邏輯電路 例例14 用用 4-10譯碼器譯碼器(8421BCD碼譯碼器碼譯碼器)實(shí)現(xiàn)單實(shí)現(xiàn)單“1檢測電路。檢測電路。 解解 單單“1檢測的函數(shù)式為檢測的函數(shù)式為 _8_4_2_18421_mmmmmmmmDCBADCBADCBADCBAF第四章 組合邏輯電路 m0m1m2m3m4m5m6m7m8m9&DCBAF圖 4 45 單“1檢測電路 第四章 組合邏輯電路 多路分配器D1D2Dm 1DmA

33、1A2AnD1D2Dm 1Dm(a)(b)FF圖 4 46 數(shù)據(jù)分配器方框圖和開關(guān)比較圖 第四章 組合邏輯電路 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7A0A1A2E3E2E11I數(shù) 據(jù) 輸 入地 址 輸 入數(shù) 據(jù) 分 配 輸 出74LS138圖 4 47 用74LS138組成八路分配器 第四章 組合邏輯電路 二變量譯碼器 Y3 Y2 Y1 Y0A1A0()()EE()E()E1F圖 4 48 譯碼器作為其它芯片的片選信號(hào) 第四章 組合邏輯電路 (b)D1D2數(shù)據(jù)選擇器D1D2DmA1A2An(a)FF圖 4 49 數(shù)據(jù)選擇器框圖及開關(guān)比較圖(a) 數(shù)據(jù)選擇器邏輯符號(hào)； (b) 單刀多路

34、開關(guān)比較數(shù)據(jù)選擇器 第四章 組合邏輯電路 1. 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 (a)(b)F(c)D0D1D2D3A1A0EFFA1A0D0D1D2D3A0A1&111D3D2D1D0A0A1EFF11圖 4 50 四選一MUX 第四章 組合邏輯電路 由圖 4 - 50(b)可寫出四選一數(shù)據(jù)選擇的輸出邏輯表達(dá)式： _301201101001)(EDAADAADAADAAF表表 4 15 功能表功能表 地址地址 選通選通 數(shù)據(jù)數(shù)據(jù) 輸出輸出 A1 A0EDF 0 00 11 01 110000D0D3D0D3D0D3D0D30D0D1D2D3第四章 組合邏輯電路 集成數(shù)據(jù)選擇器有如下幾種：(1)

35、 二位四選一數(shù)據(jù)選擇器 74LS153；(2) 四位二選一數(shù)據(jù)選擇器 74LS150；(3) 八選一數(shù)據(jù)選擇器 74LS151；(4) 十六選一數(shù)據(jù)選擇器 74LS150。 第四章 組合邏輯電路 例例15 將四選一數(shù)據(jù)選擇器擴(kuò)為八選一數(shù)據(jù)選擇器。 解解 用二片四選一和一個(gè)反相器、一個(gè)或門即可。如圖4-51所示，第三個(gè)地址端A2直接接到的使能端，通過反相器接到的使能端。當(dāng)A2=0 時(shí)，選中，禁止。 F輸出F1，即從D0D3中選一路輸出；當(dāng)A2=1時(shí)，禁止， 選中。F輸出F2, 即從D4D7 中選一路輸出。這一過程可由下表列出： 第四章 組合邏輯電路 D0D1D2D3EA1A0A1A0D4D5D6

36、D7E1A2FF1F21A1A0D0D1D2D3A1A0D0D1D2D3圖 4 51 四選一擴(kuò)展為八選一 第四章 組合邏輯電路 例例16 將四選一數(shù)據(jù)選擇器擴(kuò)大為十六選一數(shù)據(jù)選擇將四選一數(shù)據(jù)選擇器擴(kuò)大為十六選一數(shù)據(jù)選擇器。器。 解解 由于十六選一有十六個(gè)數(shù)據(jù)輸入端，因此至少應(yīng)由于十六選一有十六個(gè)數(shù)據(jù)輸入端，因此至少應(yīng)該有四片四選一數(shù)據(jù)選擇器，利用使能端作為片選端。該有四片四選一數(shù)據(jù)選擇器，利用使能端作為片選端。 片選信號(hào)由譯碼器輸出端供給。十六選一應(yīng)該有四個(gè)地址片選信號(hào)由譯碼器輸出端供給。十六選一應(yīng)該有四個(gè)地址端，高兩位作為譯碼器的變量輸入，低兩位作為四選一數(shù)端，高兩位作為譯碼器的變量輸入，低

37、兩位作為四選一數(shù)據(jù)選擇器的地址端。電路連接如圖據(jù)選擇器的地址端。電路連接如圖4-52所示。當(dāng)所示。當(dāng)A3A2為為00時(shí)，選中時(shí)，選中片，輸出片，輸出F為為D0D3;當(dāng)當(dāng)A3A2為為01時(shí)，時(shí)， 選中選中片，輸出片，輸出F為為D4D7; 當(dāng)當(dāng)A3A2為為 10 時(shí)，選中時(shí)，選中片，片， 輸輸出出F為為D8D11；當(dāng)；當(dāng)A3A2為為11時(shí)，選中時(shí)，選中片，輸出片，輸出F為為D12D15。 第四章 組合邏輯電路 D0D1D2D3D4D5D6D7D8D9D10D11D12D13D14D15二變量譯碼器A3A2A1A0FE D0D1D2D3A1A0D0D1D2D3EA1A0D0D1D2D3ED0D1D2

38、D3EA1A01圖 4 52 四選一擴(kuò)大為十六選一 第四章 組合邏輯電路 (2) 不用使能端進(jìn)行擴(kuò)展。 D7D6D5D4D3D2D1D0A1A0A2F0F1FD7D6D5D4D3D2D1D0A1A0F0F1D11D10D9D8D15D14D13D12D3D2D1D0F2F3FA3A2(a)(b)D1D0D3D2D1D0A1A0D3D2D1D0A1A0D3D2D1D0A1A0D3D2D1D0A1A0D3D2D1D0A1A0D3D2D1D0A1A0A1A0圖4-53 不用使能端且采用二 級(jí)級(jí)聯(lián)擴(kuò)展數(shù)據(jù)選擇器四選一擴(kuò)為八選一；(a)四選一擴(kuò)為十六選一 第四章 組合邏輯電路 2. 數(shù)據(jù)選擇器的應(yīng)用數(shù)據(jù)

39、選擇器的應(yīng)用 (1) 代數(shù)法。由上述四選一數(shù)據(jù)選擇器的輸出公式 iiimDDAADAADAADAAF30301201101001)(mi為A1, A0組成的最小項(xiàng)) 第四章 組合邏輯電路 例例17 用四選一數(shù)據(jù)選擇器實(shí)現(xiàn)二變量異或表示式。 解解 二變量異或表示式為010_1AAAAFF0 00 11 01 10110D0D1D2D31A0AiA表 4 16 真值表 0110A1A0FD3D2D1D0A1A0圖 4 54 例 17 圖 第四章 組合邏輯電路 例18 用數(shù)據(jù)選擇器實(shí)現(xiàn)三變量多數(shù)表決器。 三變量多數(shù)表決器真值表及八選一數(shù)據(jù)選擇器功能如表 4 - 17 所示。那么 1076534210

40、DDDDDDDDA2 A 1 A0FDi0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 100010111D0D1D2D3D4D5D6D7表 4 17 真值表 第四章 組合邏輯電路 )(0_012012012012_012012012AAAAAAAAAAAAAAAAAAAAAAF與四選一方程比照 由公式確定Di如下： 312212112012DAADAADAADAAF為使F=F那么令 1030210DADDD第四章 組合邏輯電路 D7D6D5D4D3D2D1D0A0A1A2“1”FD3A0A1FD2D1D0“1”A0(a)(b)A0A1A2A0A1圖

41、 4 55 例 18 電路連接圖 第四章 組合邏輯電路 (2) 卡諾圖法。此法比較直觀且簡便，其方法是：首先選定地址變量；然后在卡諾圖上確定地址變量控制范圍，即輸入數(shù)據(jù)區(qū)；最后由數(shù)據(jù)區(qū)確定每一數(shù)據(jù)輸入端的連接。 例 19 用卡諾圖完成例 18。 解 由真值表得卡諾圖如圖 4-56 所示，選定A2A1為地址變量。 在控制范圍內(nèi)求得Di數(shù)：D0=0,D1=A0, D2=A0, D3=1。結(jié)果與代數(shù)法所得結(jié)果相同。 第四章 組合邏輯電路 D000011110D0D1D3D2D1D3D201A000011110111101A0A2A1A2A1D1 A0D2 A0D3 1D0 0圖 4 56 卡諾圖確定

42、例 18Di端 第四章 組合邏輯電路 例 20 用四選一數(shù)據(jù)選擇器實(shí)現(xiàn)如下邏輯函數(shù)：F=(0， 1, 5, 6, 7, 9, 10, 14, 15) 解 選地址A1A0變量為AB，那么變量CD將反映在數(shù)據(jù)輸入端。如圖 4 -57 所示。 1CD000111101110001AB111111110D0 CD1 CDD3 CD2 C D+D0D1D2四選一A1A0ABD3CDCFED0D1D2D3111圖 4 57 用卡諾圖設(shè)計(jì)例 20 第四章 組合邏輯電路 例例 21 運(yùn)用數(shù)據(jù)選擇器產(chǎn)生 01101001 序列。 解解 利 用 一 片 八 選 一 數(shù) 據(jù) 選 擇 器 ， 只 需D0=D3=D5=

43、D6=0， D1=D2=D4=D7=1即可產(chǎn)生 01101001 序列，如圖 4 - 58 所示。 (a)(b)0101010101010C0011001100110B0000111100001AFD0D1D2D3D4D5D6D7A2A1A0ABCF“1”“0”E圖 4 58 數(shù)據(jù)選擇器產(chǎn)生序列信號(hào) 第四章 組合邏輯電路 例 22 利用數(shù)據(jù)選擇器實(shí)現(xiàn)分時(shí)傳輸。要求用數(shù)據(jù)選擇器分時(shí)傳送四位 8421BCD碼，并譯碼顯示。 解 一般講，一個(gè)數(shù)碼管需要一個(gè)七段譯碼顯示器。 我們利用數(shù)據(jù)選擇器組成動(dòng)態(tài)顯示，這樣假設(shè)干個(gè)數(shù)據(jù)管可共用一片七段譯碼顯示器。 用四片四選一，四位 8421BCD如下連接：個(gè)位全

44、送至數(shù)據(jù)選擇器的D0位，十位送D1,百位送D2, 千位送D3。當(dāng)?shù)刂反a為 00 時(shí)，數(shù)據(jù)選擇器傳送的是 8421BCD的個(gè)位。當(dāng)?shù)刂反a為01、10、11 時(shí)分別傳送十位、百位、千位。經(jīng)譯碼后就分別得到個(gè)位、十位、百位、千位的七段碼。哪一個(gè)數(shù)碼管亮， 受地址碼經(jīng) 2 - 4 譯碼器的輸出控制。當(dāng)A1A0=00時(shí)，Y0=0，那么個(gè)位數(shù)碼管亮。其它依次類推為十位、百位、千位數(shù)碼管亮。邏輯圖如圖4 - 59 所示。 第四章 組合邏輯電路 D0A1D1D2D3A0D0A1D1D2D3A0D0A1D1D2D3A0D0A1D1D2D3A01000010001011101七段譯碼器DCBA千位百位十位個(gè)位譯碼

45、器Y3Y2Y1Y0A1A0abcdefg圖 4 -59用數(shù)據(jù)選擇器分時(shí)傳輸組成動(dòng)態(tài)譯碼 第四章 組合邏輯電路 如當(dāng)A1A0=00時(shí)，DCBA=1001，譯碼器Y0=0，那么個(gè)位顯示9。同理，當(dāng)A1A0=01時(shí)，DCBA=0111, Y1=0, 十位顯示 7。A1A0=10 時(shí)，DCBA=0000, Y2=0，百位顯示0。A1A0=11時(shí)，DCBA=0011, Y3=0，千位顯示 3。只要地址變量變化周期大于25次/s，人的眼睛就無明顯閃爍感。 3.多路分配器多路分配器將一路輸入分配至多路輸出，一般由譯碼器完成。 第四章 組合邏輯電路 1. 一位數(shù)字比較器一位數(shù)字比較器 將兩個(gè)一位數(shù)將兩個(gè)一位數(shù)

46、A和和B進(jìn)行大小比較，一般有三種可進(jìn)行大小比較，一般有三種可能：能： AB, AB, FABF AB3，那么可以肯定AB，這時(shí)輸出FAB=1;假設(shè)A3B3， 那么可以肯定AB, 這時(shí)輸出FAB2,那么FAB=1；假設(shè)A2B2，那么FAB端與“AB, FAB, AB和和A=B，如圖，如圖4-63所示。這樣，當(dāng)高四位都相等所示。這樣，當(dāng)高四位都相等時(shí)，就可由低四位來決定兩數(shù)的大小。時(shí)，就可由低四位來決定兩數(shù)的大小。 74LS85A3B3A2B2A1B1A0B0A7B7A6B6A5B5A4B4FA BFA BFA BA BA BA B74LS85A3B3A2B2A1B1A0B0A3B3A2B2A1B1A0B0FA BFA BFA BA BA BA B1FA BFA BFA B圖 4 63 四位比較器擴(kuò)展為八位比較器 第四章 組合邏輯電路 (2) 并聯(lián)方式擴(kuò)展。 A BA BA BA15B15 A12B12A BA BA BA BA BA11B11 A8B