EDA課程設(shè)計內(nèi)容

1、 出租車計費器的設(shè)計1 緒論1.1 EDA 技術(shù)概論 EDA技術(shù)就是以計算機(jī)為工具，設(shè)計者在EDA軟件平臺上，用硬件描述語言VHDL完成設(shè)計文件，然后由計算機(jī)自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計的效率和可操作性，減輕了設(shè)計者的勞動強(qiáng)度。在電子技術(shù)設(shè)計領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計帶來了極大的靈活性。這些器件可以通過軟件編程而對其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計可以如同軟件設(shè)計那樣方便快捷。這一切極

2、大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法、設(shè)計過程和設(shè)計觀念，促進(jìn)了EDA技術(shù)的迅速發(fā)展。1.2 硬件描述語言VHDL1.2.1 VHDL簡介VHDL全名Very-High-Speed Integrated Circuit HardwareDescription Language,誕生于1982年。VHDL語言是一種用于電路設(shè)計的高級語言。它在80年代的后期出現(xiàn)。最初是由美國國防部開發(fā)出來供美軍用來提高設(shè)計的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計語言 。 VHDL翻譯成中文就是超高速集成電路硬件描述語言，主要是應(yīng)用在數(shù)字電路的設(shè)計中。目前，它在中國的應(yīng)用多數(shù)是用在FPGA/CPLD/EPLD的設(shè)

3、計中。當(dāng)然在一些實力較為雄厚的單位，它也被用來設(shè)計ASIC。 1.2.2 VHDL 的流程設(shè)計從系統(tǒng)總體要求出發(fā)，自上而下地逐步將設(shè)計的內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計。在設(shè)計的過程中，對系統(tǒng)自上而下分成三個層次進(jìn)行設(shè)計：第一層次是行為描述。所謂行為描述，實質(zhì)上就是對整個系統(tǒng)的數(shù)學(xué)模型的描述。一般來說，對系統(tǒng)進(jìn)行行為描述的目的是試圖在系統(tǒng)設(shè)計的初始階段，通過對系統(tǒng)行為描述的仿真來發(fā)現(xiàn)設(shè)計中存在的問題。在行為描述階段，并不真正考慮其實際的操作和算法用何種方法來實現(xiàn)，而是考慮系統(tǒng)的結(jié)構(gòu)及其工作的過程是否能到達(dá)系統(tǒng)設(shè)計的要求。第二層次是RTL方式描述。這一層次稱為寄存器傳輸描述（又稱數(shù)據(jù)流描述）

4、。如前所述，用行為方式描述的系統(tǒng)結(jié)構(gòu)的程序，其抽象程度高，是很難直接映射到具體邏輯元件結(jié)構(gòu)的。要想得到硬件的具體實現(xiàn)，必須將行為方式描述的VHDL語言程序改寫為RTL方式描述的VHDL語言程序。也就是說，系統(tǒng)采用RTL方式描述，才能導(dǎo)出系統(tǒng)的邏輯表達(dá)式，才能進(jìn)行邏輯綜合。第三層次是邏輯綜合。即利用邏輯綜合工具，將RTL方式描述的程序轉(zhuǎn)換成用基本邏輯元件表示的文件（門級網(wǎng)絡(luò)表）。此時，如果需要，可將邏輯綜合的結(jié)果以邏輯原理圖的方式輸出。此后可對綜合的結(jié)果在門電路級上進(jìn)行仿真，并檢查其時序關(guān)系。應(yīng)用邏輯綜合工具產(chǎn)生的門網(wǎng)絡(luò)表，將其轉(zhuǎn)換成PLD的編程碼，即可利用PLD實現(xiàn)硬件電路的設(shè)計。由自上而下的

5、設(shè)計過程可知，從總體行為設(shè)計開始到最終的邏輯綜合，每一步都要進(jìn)行仿真檢查，這樣有利于盡早發(fā)現(xiàn)設(shè)計中存在的問題，從而可以大大縮短系統(tǒng)的設(shè)計周期。1.3 Quartus II 軟件操作流程雙擊桌面上Quartus II 9.0，打開Quartus軟件。（1） 新建VHDL文件 ，開始編寫VHDL程序。（2） 保存VHDL文件，文件取名要與程序?qū)嶓w名要一致。（3） 創(chuàng)建新工程按下“保存”按紐后會出現(xiàn)如下提示。提示是否為此文件建立一個工程，這很重要。然后點擊“是”，出現(xiàn)以下窗口，點“Next >”。圖1.1 新建工程提示(4)器件的選擇繼續(xù)點“Next >”。然后選擇FPGA或CPLD的有

6、關(guān)參數(shù)，這些參數(shù)都是根據(jù)目標(biāo)芯片來選擇的，如下圖所示。圖1.2 芯片選擇 (5)編譯編譯：選擇processing菜單中的start compilation命令。編譯完成的提示如下，點擊確定即可。 (6)仿真 這時可以進(jìn)行仿真，首先要建立波形文件，點“File選項中New”，出現(xiàn)如下窗口：圖1.3 建立波形文件 選擇 “Vector waveform File”點“OK”。出現(xiàn)以下窗口。圖1.4 建立波形文件后出現(xiàn)窗口 雙擊左邊的空白處，設(shè)定輸入輸出信號。設(shè)定好波形后，保存波形。之后點進(jìn)行仿真。（7）鎖定引腳引腳鎖定，如下圖操作：引腳的鎖定是根據(jù)不同的電路和不同功能來確定的，不是一層不變的。選

7、擇Assignments菜單下的Pins命令，出現(xiàn)以下窗口，圖1.5 引腳分配圖如果是下載到實驗箱上則需連續(xù)按“模式選擇”按鈕選擇模式5，再按“系統(tǒng)復(fù)位”按鈕。進(jìn)行引腳鎖定，查閱附表，分別點“l(fā)ocation”選擇引腳號。引腳鎖定后再編譯。如同此前進(jìn)行過的。編譯成功后點確定。（8）下載選擇Tools菜單下的Programmer命令，然后在Program/Configure下打上鉤選中，點“start”按鈕開始下載，“Progress”進(jìn)度條顯示下載進(jìn)度。成功下載后如圖所示：圖1.6 下載到實驗箱界面下載完后就可以在實驗箱查看結(jié)果。 通過上面的步驟分別下載到實驗箱中和FPGA中，驗證了在仿真中的

8、結(jié)果是正確的。2 課題設(shè)計2.1 出租車計費器設(shè)計內(nèi)容（1）能實現(xiàn)計程與計費功能，計費標(biāo)準(zhǔn)為：按行駛里程收費，分為白天與黑夜。白天收費標(biāo)準(zhǔn)：起步價為6.00元，超過1公里按1元/公里計算，超過3公里多收10塊錢的空車返回費用。黑夜收費標(biāo)準(zhǔn)：起步價為8.00元，超過1公里按2元/公里計算，超過3公里多收10塊錢的空車返回費用。（2） 能夠有對路程清零與對計費停止功能。當(dāng)無乘客不需要計費時，對路程清零及對價格清零。（3） 實夠?qū)崿F(xiàn)按鍵控制顯示路程、價格及當(dāng)前車速，當(dāng)車速超過4Km/h時發(fā)出警報。2.2 出租車計費器設(shè)計方框圖出租車計費器是由輸入信號、分頻器（供蜂鳴器發(fā)生警報提供不同的頻率）、路程計

9、數(shù)模塊、計費模塊、控制模塊（控制輸出顯示路程、價格或當(dāng)前車速）、及譯碼顯示模塊（八個七段數(shù)碼管）。其總體方框圖如下所示：輸 入 信 號分頻器測速模 塊車費計數(shù)模塊車行駛狀 態(tài)譯碼顯 示計程模塊顯 示控制蜂鳴器圖2.1 總體設(shè)計方框圖2.3 出租車計費器系統(tǒng)各功能模塊及模塊程序2.3.1 計程與計費模塊計程與計費模塊由一個時鐘輸入端 clk 與使能端en及復(fù)位端rst端與位選端SL2.0及顯示輸出端led6.0構(gòu)成。其en 端為1時允許計數(shù)，rst為1時計數(shù)清零。圖2.2 計程與計費模塊圖其仿真圖如下所示：圖2.3 計程與計費模塊仿真圖其程序如下：library ieee;use ieee.st

10、d_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity taxi is port( Clk : in std_logic; daytime : in std_logic; Rst : in std_logic; en : in std_logic; Motor : in std_logic; Display : out std_logic_vector(6 downto 0); SEG_SEL： buffer std_logic_vector(2 downto 0) ); end

11、taxi;architecture one of taxi is signal Disp_Temp : integer range 0 to 15; signal Disp_Decode: std_logic_vector(6 downto 0); signal Meter1,Meter10,Meter100,Meter1K : integer range 0 to 9; signal Money1,Money10,Money100 : integer range 0 to 9; signal Old_Money1 : integer range 0 to 9; begin process(M

12、otor) begin if(Rst='0') then Meter1<=0; Meter10<=0; Meter100<=0; Meter1K<=0; elsif(Motor'event and Motor='1') then if(Meter1=9) then Meter1<=0; if(Meter10=9) then Meter10<=0; if(Meter100=9) then Meter100<=0; if(Meter1K=9) then Meter1K<=0; else Meter1K<=

13、Meter1K+1; end if; else Meter100<=Meter100+1; end if; else Meter10<=Meter10+1; end if; else Meter1<=Meter1+1; end if; end if; end process; process(Clk) begin if en='0' then null; elsif(Rst='0') then Money1<=0; Money10<=0; Money100<=0; elsif(Clk'event and Clk=

14、9;1') then if daytime ='0' then -bai tian if(Meter1K<1) then Money100<=0; Money10<=6; Money1<=0; Old_Money1<=0; else Money1<=Meter100; Old_Money1<=Money1; if(Old_Money1=9 and Money1=0) then if(Money10=9) then Money10<=0; if(Money100=9) then Money100<=0; else Mo

15、ney100<=Money100+1; end if; else Money10<=Money10+1; end if; end if; if (Meter1K=3) then Money100<=1; Money10<=8; Money1<=0; Old_Money1<=0; if (Meter1K >2 )then Money1<=Meter100; Old_Money1<=Money1; if(Old_Money1=9 and Money1=0) then if(Money10=9) then Money10<=0; if(Mo

16、ney100=9) then Money100<=0; else Money100<=Money100+1; end if; else Money10<=Money10+1; end if; end if; end if ; end if; end if; else -hei ye if(Meter1K<1) then Money100<=0; Money10<=8; Money1<=0; Old_Money1<=0; else Money1<=Meter100; Old_Money1<=Money1; if(Old_Money1=9

17、 and Money1=0) then if(Money10=9) then Money10<=0; if(Money100=9) then Money100<=0; else Money100<=Money100+1; end if; else Money10<=Money10+1; end if; end if; end if; if (Meter1K=3) then Money100<=2; Money10<=2; Money1<=0; Old_Money1<=0; if (Meter1K>2) then Money1<=Met

18、er100; Old_Money1<=Money1; if(Old_Money1=9 and Money1=0) then if(Money10=9) then Money10<=0; if(Money100=9) then Money100<=0; else Money100<=Money100+1; end if; else Money10<=Money10+1; end if; end if; end if; end if ; end if ; end if ; end process; process(SEG_SEL) begin case (SEG_SE

19、L+1) is when "000"=>Disp_Temp<=Meter1K; when "001"=>Disp_Temp<=Meter100; when "010"=>Disp_Temp<=Meter10; when "011"=>Disp_Temp<=Meter1; when "100"=>Disp_Temp<=10; when "101"=>Disp_Temp<=Money100; when &qu

20、ot;110"=>Disp_Temp<=Money10; when "111"=>Disp_Temp<=Money1; end case; end process; process(Clk) begin if(Clk'event and Clk='1') then SEG_SEL<=SEG_SEL+1; if (SEG_SEL=9) then SEG_SEL<="000" else Display<=Disp_Decode; end if; end if; end process

21、; process(Disp_Temp) begin case Disp_Temp is when 0=>Disp_Decode<="0111111" when 1=>Disp_Decode<="0000110" when 2=>Disp_Decode<="1011011" when 3=>Disp_Decode<="1001111" when 4=>Disp_Decode<="1100110" when 5=>Disp_Deco

22、de<="1101101" when 6=>Disp_Decode<="1111101" when 7=>Disp_Decode<="0000111" when 8=>Disp_Decode<="1111111" when 9=>Disp_Decode<="1101111" when 10=>Disp_Decode<="1000000" when others=>Disp_Decode<="

23、;0000000" end case; end process; end one;2.3.2測速模塊測速模塊輸入端由Clk及Motor端組成，Clk提供計數(shù)脈沖，通過計Motor 6秒轉(zhuǎn)的圈數(shù)然后乘以10作為一分種出租車的車速，其輸出端變由SEL2.0及l(fā)out76.0組成，前者用于掃描數(shù)碼管的驅(qū)動，后者用于顯示轉(zhuǎn)速。圖2.4 測速模塊其仿真圖如下所示：圖2.5 測速模塊仿真圖其程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.a

24、ll;entity teltcl is port( Clk : in std_logic; Motor : in std_logic;SEL:OUT STD_LOGIC_VECTOR(2 DOWNTO 0);lout7:out std_logic_vector(6 downto 0);end teltcl;architecture one of teltcl is signal clk1hz :std_logic;-1HZ時鐘信號; signal count : std_logic_vector(2 downto 0); signal clr1 :std_logic ; signal ena1

25、 :std_logic; signal load1 :std_logic; signal CQ1,CQ2,CQ3,CQ4 : std_logic_vector(3 downto 0); SIGNAL CQA :std_logic_vector(15 DOWNTO 0); SIGNAL DOUT : STD_LOGIC_VECTOR(15 DOWNTO 0); signal s:std_logic_vector(2 downto 0); signal lout4:std_logic_vector(3 downto 0); SIGNAL in3,in2,in1,in0:std_logic_vect

26、or(3 downto 0); begin process(clk) variable cnttemp : INTEGER RANGE 0 TO 999999; begin IF clk='1' AND clk'event THEN IF cnttemp=999999 THEN cnttemp:=0; ELSE IF cnttemp<500000 THEN clk1hz<='1' ELSE clk1hz<='0' END IF; cnttemp:=cnttemp+1; END IF; end if; end proces

27、s; process(Clk1hz) begin if(Clk1hz'event and Clk1hz='1') then count<=count+1; if count<6 then ena1<='1'load1<='0'clr1<='0' elsif count=6 then load1<='1'ena1<='0'clr1<='0' elsif count=7 then ena1<='0'load1&

28、lt;='0'clr1<='1' end if; end if; end process;PROCESS(CLK,ENA1) ISBEGIN IF CLR1= '1' THEN CQ1<= "0000" elsif(Motor'event and Motor='1') then IF ENA1= '1' THEN if(CQ1="1001") then CQ1<="0000" if(CQ2=9) then CQ2<=&quo

29、t;0000" if(CQ3="1001") then CQ3<="0000" if(CQ4="1001") then CQ4<="0000" else CQ4<=CQ4+1; end if; else CQ3<=CQ3+1; end if; else CQ2<=CQ2+1; end if; else CQ1<=CQ1+1; end if; end if; END IF ; CQA<=(CQ4&CQ3&CQ2&CQ1); end proce

30、ss;PROCESS ( LOAD1,CQA) ISBEGIN IF LOAD1 'EVENT AND LOAD1= '1' THEN DOUT<=CQA; END IF;END PROCESS;process (clk)beginIN3<=DOUT(15 DOWNTO 12);IN2<=DOUT(11 DOWNTO 8);IN1<=DOUT(7 DOWNTO 4);IN0<=DOUT(3 DOWNTO 0);if (clk'event and clk='1')thenif (s="111") t

31、hens<="000"else s<=s+1;end if;end if;sel<=s;end process;process (s)begincase s iswhen "000"=>lout4<="1111"when "001"=>lout4<="1111"when "010"=>lout4<=in2;when "011"=>lout4<=in1;when "100"

32、=>lout4<=in0;when "101"=>lout4<="0000"when "110"=>lout4<="1111"when "111"=>lout4<="1111"when others=>lout4<="XXXX"end case;case lout4 iswhen "0000"=>lout7<="0111111"when &quo

33、t;0001"=>lout7<="0000110"when "0010"=>lout7<="1011011"when "0011"=>lout7<="1001111"when "0100"=>lout7<="1100110"when "0101"=>lout7<="1101101"when "0110"=>lout7<

34、;="1111101"when "0111"=>lout7<="0000111"when "1000"=>lout7<="1111111"when "1001"=>lout7<="1100111"when "1010"=>lout7<="0111111"when "1111"=>lout7<="1000000"when

35、 others=>lout7<="XXXXXXX"end case;end process;end one;2.3.3報警模塊報警模塊輸入端由Clk構(gòu)成，其主要用途在于為蜂嗚器提供不同頻率，其輸出端由spk端構(gòu)成，其是一個蜂鳴器用于報警。圖2.6 蜂鳴器模塊其仿真圖如下：圖2.7 蜂鳴器模塊仿真圖其程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity teltcl is port( Clk

36、: in std_logic; spk : buffer std_logic);end teltcl;architecture one of teltcl is signal tone : std_logic_vector(10 downto 0); signal tone_count : std_logic_vector(10 downto 0); signal tone_index : integer range 0 to 15; signal clk10_count : std_logic_vector(17 downto 0); signal time : integer range

37、0 to 150; signal clk10 : std_logic;begin process(clk) -generate 10hz clock signal begin if(clk'event and clk='1') then clk10_count<=clk10_count+1; if(clk10_count=16#3fff#) then clk10<=not clk10; end if; END IF ; end process; process(clk10) begin if(clk10'event and clk10='1&

38、#39;) then if(time=150) then time<=0; else time<=time+1; end if; end if; end process; process(clk10) begin if(clk10'event and clk10='1') then case time is when 0=>tone_index<=3; when 1=>tone_index<=3; when 2=>tone_index<=3; when 3=>tone_index<=3; when 4=>

39、tone_index<=5; when 5=>tone_index<=5; when 6=>tone_index<=5; when 7=>tone_index<=6; when 8=>tone_index<=8; when 9=>tone_index<=8; when 10=>tone_index<=8; when 11=>tone_index<=9; when 12=>tone_index<=6; when 13=>tone_index<=8; when 14=>tone_

40、index<=5; when 15=>tone_index<=5; when 16=>tone_index<=12; when 17=>tone_index<=12; when 18=>tone_index<=12; when 19=>tone_index<=15; when 20=>tone_index<=13; when 21=>tone_index<=12; when 22=>tone_index<=10; when 23=>tone_index<=12; when 24=&

41、gt;tone_index<=9; when 25=>tone_index<=9; when 26=>tone_index<=9; when 27=>tone_index<=9; when 28=>tone_index<=9; when 29=>tone_index<=9; when 30=>tone_index<=0; when 31=>tone_index<=0; when 32=>tone_index<=9; when 33=>tone_index<=9; when 34=&

42、gt;tone_index<=9; when 35=>tone_index<=10; when 36=>tone_index<=7; when 37=>tone_index<=7; when 38=>tone_index<=6; when 39=>tone_index<=6; when 40=>tone_index<=5; when 41=>tone_index<=5; when 42=>tone_index<=5; when 43=>tone_index<=6; when 44=

43、>tone_index<=8; when 45=>tone_index<=8; when 46=>tone_index<=9; when 47=>tone_index<=9; when 48=>tone_index<=3; when 49=>tone_index<=3; when 50=>tone_index<=8; when 51=>tone_index<=8; when 52=>tone_index<=6; when 53=>tone_index<=5; when 54=

44、>tone_index<=6; when 55=>tone_index<=8; when 56=>tone_index<=5; when 57=>tone_index<=5; when 58=>tone_index<=5; when 59=>tone_index<=5; when 60=>tone_index<=5; when 61=>tone_index<=5; when 62=>tone_index<=0; when 63=>tone_index<=0; when 64=

45、>tone_index<=10; when 65=>tone_index<=10; when 66=>tone_index<=10; when 67=>tone_index<=12; when 68=>tone_index<=7; when 69=>tone_index<=7; when 70=>tone_index<=9; when 71=>tone_index<=9; when 72=>tone_index<=6; when 73=>tone_index<=8; when

46、 74=>tone_index<=5; when 75=>tone_index<=5; when 76=>tone_index<=5; when 77=>tone_index<=5; when 78=>tone_index<=5; when 79=>tone_index<=5; when 80=>tone_index<=5; when 81=>tone_index<=0; when 82=>tone_index<=0; when 83=>tone_index<=3; when

47、 84=>tone_index<=5; when 85=>tone_index<=3; when 86=>tone_index<=5; when 87=>tone_index<=5; when 88=>tone_index<=6; when 89=>tone_index<=7; when 90=>tone_index<=9; when 91=>tone_index<=6; when 92=>tone_index<=6; when 93=>tone_index<=6; when

48、 94=>tone_index<=6; when 95=>tone_index<=6; when 96=>tone_index<=6; when 97=>tone_index<=5; when 98=>tone_index<=6; when 99=>tone_index<=8; when 100=>tone_index<=8; when 101=>tone_index<=8; when 102=>tone_index<=9; when 103=>tone_index<=12;

49、 when 104=>tone_index<=12; when 105=>tone_index<=12; when 106=>tone_index<=10; when 107=>tone_index<=9; when 108=>tone_index<=9; when 109=>tone_index<=10; when 110=>tone_index<=9; when 111=>tone_index<=8; when 112=>tone_index<=8; when 113=>tone_index<=6; when 114=>tone_index<=5; when 115=>tone_index<=3; when 116=>tone_index<=3; when 117=>tone_index<=3; when 118=>tone_index<=3; when 119=>tone_index<=8; when 120