集成電路課程設(shè)計(jì)報(bào)告

1、集成電路課程設(shè)計(jì)集成電路課程設(shè)計(jì)報(bào)告姓 名： 劉慧超 學(xué) 號(hào)： 110260115 指導(dǎo)教師： 韓 良 成 績(jī)： X126版圖提取與電路分析哈爾濱工業(yè)大學(xué)（威海）電子科學(xué)與技術(shù)系2014-11-114目錄第1章 課程設(shè)計(jì)的要求11.1 課程設(shè)計(jì)的目的11.2 課程設(shè)計(jì)的要求1第2章 課程設(shè)計(jì)的內(nèi)容22.1 基本內(nèi)容22.2 擴(kuò)展部分2第3章 課程設(shè)計(jì)的步驟33.1 前期準(zhǔn)備33.2 版圖提取43.3 LVS53.4 電路仿真與分析83.5 版圖繪制11第4章 課程設(shè)計(jì)的心得14第1章 課程設(shè)計(jì)的要求1.1 課程設(shè)計(jì)的目的n 掌握較大工程的基本開發(fā)技能n 培養(yǎng)運(yùn)用Cadence工具進(jìn)行硬件開發(fā)的

2、能力n 培養(yǎng)集成電路設(shè)計(jì)的基本能力1.2 課程設(shè)計(jì)的要求n 掌握集成電路典型制造工藝流程及其所需的光刻掩膜版，以及每塊光刻掩膜版的作用，能夠識(shí)別集成電路版圖；n 掌握集成電路性能與電路結(jié)構(gòu)和器件尺寸之間的關(guān)系，能夠正確分析和設(shè)計(jì)電路，學(xué)會(huì)電路圖錄入和電路模擬軟件（spice）的使用；n 掌握集成電路性能與版圖布局布線之間的關(guān)系，能夠合理進(jìn)行版圖規(guī)劃；n 掌握集成電路版圖設(shè)計(jì)規(guī)則的含義以及消除或減小寄生效應(yīng)的措施，能夠正確設(shè)計(jì)集成電路版圖，學(xué)會(huì)版圖錄入和版圖設(shè)計(jì)規(guī)則檢查（DRC）軟件的使用；n 學(xué)會(huì)電路與版圖一致性檢查（LVS）、版圖參數(shù)提?。↙PE）及版圖后模擬軟件的使用。第2章 課程設(shè)計(jì)的內(nèi)

3、容2.1 基本內(nèi)容n 版圖提取根據(jù)所給電路的版圖信息，提取出電路原理圖。n LVS驗(yàn)證提取到的原理圖與版圖信息的一致性，確保版圖提取正確。n 電路分析根據(jù)提取出的原理圖，簡(jiǎn)單分析電路完成的功能。n 仿真運(yùn)行Cadence軟件自帶的仿真功能，對(duì)提取出的原理圖做功能仿真，驗(yàn)證電路的功能。n 繪制版圖將原有版圖中所有元器件的參數(shù)尺寸縮小一倍，重新繪制版圖。n DRC版圖規(guī)則校驗(yàn)，確保版圖繪制符合所用工藝的要求，確保版圖的規(guī)則性。n 版圖后LVS重新編輯原理圖，將所有的元器件參數(shù)尺寸縮小一倍，然后對(duì)新繪制的版圖和原理圖進(jìn)行LVS校驗(yàn)，確保版圖電路的一致性。2.2 擴(kuò)展部分n 版圖參數(shù)提取LPE從生成的

4、版圖中提取關(guān)鍵參數(shù)，例如寄生電容、耦合電容以及電路延遲等，從而進(jìn)行更精確的仿真。n 版圖后仿真版圖設(shè)計(jì)完成以后，將寄生參數(shù)、互連延遲反標(biāo)到所提取的電路網(wǎng)表中進(jìn)行仿真，對(duì)電路進(jìn)行分析，確保電路符合設(shè)計(jì)要求。第3章 課程設(shè)計(jì)的步驟3.1 前期準(zhǔn)備開發(fā)平臺(tái)的安裝與設(shè)置：安裝VMware虛擬平臺(tái)，在VMware界面下點(diǎn)擊Open Existing VM or Team,打開已存在的Linux系統(tǒng)，如圖3-1所示。圖 3-1 運(yùn)行VM圖 3-2 打開虛擬系統(tǒng)Linux按照?qǐng)D3-1和圖3-2所示運(yùn)行VM并加載虛擬系統(tǒng)Linux，而后點(diǎn)擊Power on this virtual machine啟動(dòng)Linu

5、x系統(tǒng)，后續(xù)的工作就從這里展開。3.2 版圖提取l 運(yùn)行Cadence工程軟件，找到所要提取的版圖文件并打開# cd kecheng# icfb&彈出的如圖3-3所示對(duì)話框，點(diǎn)擊Tool->Library Manage，按照如下方法找到版圖文件并打開。圖 3-3 打開版圖文件而后會(huì)看到如圖3-4所示的版圖文件。圖 3-4 版圖信息按照從上到下，由左至右的原則，“開閘放水”，開始提取電路原理圖。新建一個(gè)原理圖文件：在Library Manage 對(duì)話框下，點(diǎn)擊File->New->Cell，按照如圖3-5所示新建文件，文件名為x126，文件類型為Schematic文件。

6、圖 3-5 新建Schematic文件按照版圖信息提取電路，如圖3-6所示。圖 3-6 電路提取當(dāng)電路提取完成之后，點(diǎn)擊工具欄下的Design->Check and save選項(xiàng)，檢查電路連接是否正確并保存，若電路連接有錯(cuò)，會(huì)用亮點(diǎn)在電路圖中顯示出來，修改錯(cuò)誤再次檢查，直至無誤。3.3 LVS電路提取完成后，接下來開始做LVS版圖電路一致性檢查，LVS需要用到的三個(gè)文件：.cdl文件：電路圖網(wǎng)表信息.gds文件：版圖信息.rul文件：工藝文件下面依次獲得上述三個(gè)文件：l 導(dǎo)出.cdl文件打開icfb對(duì)話窗，點(diǎn)擊File->Export->CDL，彈出如圖3-7所示對(duì)話窗。圖

7、3-7 導(dǎo)出.cdl文件點(diǎn)擊Library Brower，找到提取到的電路圖文件，雙擊選中。修改Output File，這里假設(shè)為x126.cdl。修改Run Directory，本次試驗(yàn)是在/kecheng/LVS目錄下進(jìn)行LVS檢查，所以運(yùn)行路徑也要保持一致。配置好選項(xiàng)后，點(diǎn)擊左上角的OK按鈕開始導(dǎo)出.cdl文件。如果導(dǎo)出.cdl文件失敗，在該目錄下的si.log文件中可以查看失敗的原因，按照錯(cuò)誤提示修改配置就可以了。成功導(dǎo)出.cdl文件后，啟動(dòng)vi編輯器修改.cdl文件，在其中添加如下兩句話：# *.equiv P=PM# *.equiv N=NM至于為什么這么添，和用到的工藝文件有關(guān)，

8、不做詳細(xì)解釋。注：.cdl文件導(dǎo)出成功后，會(huì)在對(duì)應(yīng)目錄下產(chǎn)生x126.cdl文件。l 導(dǎo)出.gds文件打開icfb對(duì)話框，點(diǎn)擊File->Export->Stream out，彈出如圖3-8所示對(duì)話框。圖 3-8 導(dǎo)出.gds文件點(diǎn)擊Library Brower按鈕，在彈出的窗口中找到自己的版圖（這里是x126）并雙擊選中后即可關(guān)閉彈出窗口，回到Stream Out窗口，修改Run Directory和Output File選項(xiàng)，按照?qǐng)D3-6所示修改。設(shè)置好以上參數(shù)后，點(diǎn)擊左上角的OK按鈕開始導(dǎo)出.gds文件。l 拷貝.rul文件進(jìn)入到/home/iccad/kecheng/tec

9、hfile，找到lvs.rul文件并拷貝到/LVS目錄下：# cp /home/iccad/kecheng/techfile/lv.rul /home/iccad/kecheng/LVS/然后用vi編輯器按照?qǐng)D3-9所示修改.rul文件。圖 3-9 修改.rul文件 到此，LVS檢測(cè)所要用到的三個(gè)文件都已經(jīng)搞定，接著就可以開始進(jìn)行LVS了。# cd LVS /進(jìn)入到LVS目錄下# LOGLVS /啟動(dòng)LVS :cir x126.cdl /編譯.cdl文件 :con x126 /轉(zhuǎn)換文件格式為XDL，x126是所制電路原理圖的文件名 :sm /查看元器件種類和個(gè)數(shù) :x /退出# PDRACUL

10、A ：/get lvs.rul /加載工藝文件 :/f # ./ /開始LVS檢測(cè)# vi lvs.lvs /查看LVS結(jié)果如果lvs.lvs文件如圖3-10所示，提示”SCHEMATIC AND LAYOUT MATCH”，則表明版圖和原理圖信息是一致的。圖 3-10 LVS檢測(cè)通過否則表示版圖信息和電路原理圖有差異，根據(jù)lvs.lvs文件中的錯(cuò)誤提示對(duì)原理圖作出修改，直至LVS檢測(cè)順利通過。3.4 電路仿真與分析LVS檢測(cè)順利通過后，就可以進(jìn)行電路仿真了，然后根據(jù)輸出波形分析電路功能。l 打開原理圖文件點(diǎn)擊左上角的Tools->Analog Environment，彈出如圖3-11所

11、示窗口。圖 3-11 仿真環(huán)境設(shè)置l 添加仿真模型點(diǎn)擊Setup->Model Library Setup，彈出圖3-12對(duì)話框。圖 3-12 添加仿真模型按照?qǐng)D中所示添加仿真模型，然后點(diǎn)擊Add按鈕完成模型添加。l 設(shè)置仿真時(shí)間點(diǎn)擊Analyses->Chooses，彈出如圖3-13所示對(duì)話框。圖 3-13 設(shè)置仿真時(shí)間同時(shí)，添加靜態(tài)分析，點(diǎn)擊窗口中的dc選項(xiàng)，選中DC Analysis，然后點(diǎn)擊左上角的OK按鈕保存設(shè)置。l 添加輸入輸出信號(hào)到波形文件點(diǎn)擊Outputs->To Be Plotted->Selected On Schematic，在原理圖上選中所有的輸

12、入輸出信號(hào)到波形文件，添加之后如圖3-14所示：圖 3-14 添加輸入輸出信號(hào)到波形文件l 添加直流電源和激勵(lì)信號(hào)在原理圖窗口界面，點(diǎn)擊工具欄里的Add->Instance，彈出如圖3-15所示對(duì)話框。圖 3-15 添加仿真庫點(diǎn)擊Browse按鈕，選擇模型，依次添加vdc和vpluse，作為電路的直流電源和輸入激勵(lì)信號(hào)，如圖3-16所示。圖 3-16 添加直流電源和輸入信號(hào)按照?qǐng)D3-17所示設(shè)置激勵(lì)信號(hào)的參數(shù)。圖 3-17 設(shè)置激勵(lì)信號(hào)參數(shù)依次設(shè)置信號(hào)的高低電平、延遲時(shí)間、上升時(shí)間、下降時(shí)間、高電平寬度、周期等，設(shè)置好后點(diǎn)擊OK保存。l 所有參數(shù)都設(shè)置好之后，點(diǎn)擊Simulation-&

13、gt;Netlist and Run，開始仿真。得到如圖3-18所示波形文件。圖 3-18 仿真波形l 功能分析根據(jù)波形文件，可以得到如表3-1所示的真值表。表 3-1 真值表CKDSNRNQQNxx0x10xx10010110111110由真值表分析可得，該電路完成的功能是：時(shí)鐘上升沿觸發(fā)的、帶異步置1和置0的D觸發(fā)器。3.5 版圖繪制按照要求，將原來版圖中的所有元件的尺寸縮小一倍，重新繪制版圖。l 新建版圖文件打開icfb窗口，點(diǎn)擊菜單欄下的Tools->Library Manager，在彈出的對(duì)話窗中點(diǎn)擊File->New->Cell View，在庫文件kecheng_

14、draw下建立新的版圖文件，按照原來版圖尺寸的一半繪制新的版圖文件。新繪制的版圖文件如圖3-19所示。圖 3-19 繪制版圖文件本次試驗(yàn)采用的是TSMC的.25m工藝，所以在繪制版圖的時(shí)候，要注意以下幾個(gè)要求：n 柵與柵之間的距離 >= 0.36umn 柵與有源區(qū)之間的距離 >= 0.14mn 柵與連接孔contact之間的距離 >= 0.22mn 柵伸出有源區(qū)的長(zhǎng)度 >= 0.30mn 管子之間的距離 >= 0.40mn 有源區(qū)之間的距離 >= 0.40mn 有源區(qū)與連接孔contact的間距 >= 0.15mn 有源區(qū)與井之間的距離 >= 0

15、.60mn 井與PIMP之間的距離 >= 0.23mn 連接孔與金屬線metal之間的距離 >= 0.09mn 金屬線metal與metal之間的距離 >= 0.32mn 有源區(qū)與PIMP之間的距離 >= 0.26mn N有源區(qū)和P有源區(qū)之間的距離 >= 0.40ml DRC和LVS為了保證新繪制的版圖的正確性，要進(jìn)行版圖DRC校驗(yàn)和LVS版圖電路一致性檢測(cè)。LVS檢測(cè)的步驟和之前的一樣，此處不再贅述。DRC校驗(yàn)也很簡(jiǎn)單，單擊版圖窗口菜單欄下的Verify->DRC，在彈出的窗口中正確填寫Rules File，而后點(diǎn)擊左上角的OK按鈕進(jìn)行DRC校驗(yàn)。校驗(yàn)結(jié)果

16、如圖3-20所示，沒有一處高亮顯示的地方，則表明版圖繪制符合工藝要求。圖 3-20 DRC校驗(yàn)結(jié)果版圖校驗(yàn)完成后，再次進(jìn)行LVS檢測(cè)，保證版圖和電路信息的一致性，如圖3-21所示表示LVS檢測(cè)順利通過。圖 3-21 新制版圖LVS結(jié)果第4章 課程設(shè)計(jì)的心得本次課程設(shè)計(jì)歷時(shí)半個(gè)月，使用虛擬系統(tǒng)環(huán)境的Cadence硬件開發(fā)平臺(tái)，先后完成了從版圖到電路的提取、檢驗(yàn)、仿真分析等工作，既是對(duì)前期課程集成電路設(shè)計(jì)原理的復(fù)習(xí)與鞏固，也對(duì)后續(xù)的畢業(yè)設(shè)計(jì)奠定了深厚的基礎(chǔ)。經(jīng)過此次課程設(shè)計(jì)，我學(xué)習(xí)到了很多知識(shí)：首先，對(duì)虛擬系統(tǒng)的安裝和使用流程有了一定的了解和掌握，對(duì)Linux系統(tǒng)有了更進(jìn)一步的學(xué)習(xí)，相比windo

17、ws系統(tǒng)，Linux系統(tǒng)有其一定的優(yōu)勢(shì)和長(zhǎng)處，精簡(jiǎn)兒快捷，操作方便，全命令動(dòng)作，而這也是windows圖形化界面所不具備的優(yōu)勢(shì)。其次，通過這次課程設(shè)計(jì)，我大致了解了集成電路設(shè)計(jì)的軟件流程，熟悉了版圖繪制的技巧和注意事項(xiàng)，如何從看似錯(cuò)綜復(fù)雜的版圖中準(zhǔn)確提取電路原理圖，如何進(jìn)行版圖電路一致性檢測(cè)以及電路功能仿真等，拘于條件限制，無法完成版圖參數(shù)提取和后仿真等工作，但對(duì)利用Cadence系列工具軟件進(jìn)行IC設(shè)計(jì)有了更進(jìn)一步的入門和學(xué)習(xí)。我們學(xué)習(xí)一門知識(shí)，不是一般的機(jī)械式套用，而是要學(xué)會(huì)思考，弄清楚其中的每一個(gè)細(xì)節(jié)，明白為什么要往左而不是往右，明白每一個(gè)命令是干什么的，有什么作用，可以完成什么功能。我

18、們追求的不是死記硬背爛熟于心，而是熟能生巧信手拈來。唯有如此，才可融會(huì)貫通，一通百通，才會(huì)取得更多更快的進(jìn)步。最后，在此次課程設(shè)計(jì)中，給我印象最深的是版圖繪制，這也是出錯(cuò)最多的地方。一開始沒有閱讀工藝規(guī)則文件，不知道版圖繪制的時(shí)候需要注意很多細(xì)節(jié)，于是毫無顧忌的就開始繪制版圖，到最后，雖然版圖很漂亮，布局也合理，但DRC檢測(cè)的時(shí)候出現(xiàn)了一堆錯(cuò)誤，滿眼看到的都是叉，心里很是不舒服，一點(diǎn)一點(diǎn)修改，但卻是捉襟見肘，顧左不顧右。失落之余也想過仔細(xì)研讀工藝規(guī)則文件然后重新繪制版圖，但是再也找不到初始的感覺，而且也不太現(xiàn)實(shí)。后來經(jīng)老師指點(diǎn)迷津，幡然醒悟。其實(shí)，方法自在心中，簡(jiǎn)單明了，究其根本錯(cuò)在版圖不符合規(guī)則，那么最簡(jiǎn)單的方法就是找到