電子測(cè)評(píng)儀設(shè)計(jì)

1、I / 55 文檔可自由編輯打印中國(guó)石油大學(xué)（華東）現(xiàn)代遠(yuǎn)程教育畢業(yè)設(shè)計(jì)（論文）題 目：電子測(cè)頻儀的設(shè)計(jì) 學(xué)習(xí)中心：重慶信息工程專修學(xué)院奧鵬學(xué)習(xí)中心年級(jí)專業(yè)： 0409 級(jí)電氣工程及自動(dòng)化 學(xué)生姓名： 賴易佑 學(xué) 號(hào)： 0451480160 指導(dǎo)教師： 韓亞軍 職 稱： 講 師 導(dǎo)師單位： 重慶信息工程專修學(xué)院 中國(guó)石油大學(xué)（華東）遠(yuǎn)程與繼續(xù)教育學(xué) 論文完成時(shí)間： 年 月 日i / 55 文檔可自由編輯打印中國(guó)石油大學(xué)（華東）現(xiàn)代遠(yuǎn)程教育畢業(yè)設(shè)計(jì)（論文）任務(wù)書發(fā)給學(xué)員 賴易佑 1.設(shè)計(jì)(論文)題目： 電子測(cè)評(píng)儀的設(shè)計(jì) 2.學(xué)生完成設(shè)計(jì)(論文)期限： 年 月 日至 年 月 日 3設(shè)計(jì)（論文）課題

2、的要求：(1)設(shè)計(jì)一個(gè) 4 位十進(jìn)制數(shù)字顯示的數(shù)字式頻率儀其頻率測(cè)量范圍為109999kHz。(2)要求量程能夠轉(zhuǎn)換。(即測(cè)幾十到幾百千 (kHz)時(shí)，有小數(shù)點(diǎn)顯示，前者顯示小數(shù)點(diǎn)后 2 位，后者顯示小數(shù)點(diǎn)后 1 位。)(3)當(dāng)輸入的信號(hào)小于 10kHz 時(shí)，輸出顯示全 0；當(dāng)輸入的信號(hào)大于 9999kHz時(shí)，輸出顯示全 H。4實(shí)驗(yàn)(上機(jī)、調(diào)研)部分要求內(nèi)容：(1)根據(jù)任務(wù)書的設(shè)計(jì)要求，收集、檢索相關(guān)資料。(2)整理資料、撰寫開題報(bào)告，提交指導(dǎo)老師進(jìn)行修改。開始撰寫論文的初稿，做相關(guān)實(shí)驗(yàn)并獲取相關(guān)數(shù)據(jù)。(3)與指導(dǎo)老師再次進(jìn)行對(duì)所撰寫的論文進(jìn)行討論，并做修訂，再次核對(duì)實(shí)驗(yàn)數(shù)據(jù)，進(jìn)行論文格式的規(guī)

3、范，交稿、打印、裝訂 。5.主要文獻(xiàn)查閱：1.何偉. 現(xiàn)代數(shù)字系統(tǒng)實(shí)驗(yàn)及設(shè)計(jì).重慶： 重慶大學(xué)出版社，2005.10。2.高吉祥. 電子技術(shù)基礎(chǔ)實(shí)驗(yàn)與課程設(shè)計(jì). 電子工業(yè)出版社，2005.2。3.楊剛，龍海燕.現(xiàn)代電子技術(shù)VHDL 與數(shù)字系統(tǒng)設(shè)計(jì)M.北京：電子工業(yè)出版社，2004。 4.謝煌，黃為.基于 VHDL 語言設(shè)計(jì)頻率計(jì)J.北京：現(xiàn)代電子技術(shù)，2003，14。 ii / 55 文檔可自由編輯打印5.張亦華.數(shù)字電路 EDA 入門-VHDL 程序?qū)嵗疢.北京：北京郵電大學(xué)出版社，2003。 6.黃天戌.用 FPGA 設(shè)計(jì)數(shù)字頻率計(jì)J.工業(yè)儀表與自動(dòng)化裝置，2005 7.杜玉遠(yuǎn).基于 t

4、op-down 方法的數(shù)字頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn)J. 電子世界.2004，5。 6.發(fā) 出 日 期： 年 月 日 7.學(xué)員完成日期： 年 月 日指導(dǎo)教師簽名： 韓亞軍 學(xué) 生 簽 名： 賴易佑 i / 55 文檔可自由編輯打印摘摘 要要電子測(cè)頻儀是一種基本的測(cè)量?jī)x器，是用數(shù)字顯示被測(cè)信號(hào)頻率的儀器，被測(cè)信號(hào)可以是正弦波，方波或其它周期性變化的信號(hào)。因此，它被廣泛應(yīng)用與航天、電子、測(cè)控等領(lǐng)域。它的基本測(cè)量原理是，首先讓被測(cè)信號(hào)與標(biāo)準(zhǔn)信號(hào)一起通過一個(gè)閘門，然后用計(jì)數(shù)器計(jì)數(shù)信號(hào)脈沖的個(gè)數(shù)，把標(biāo)準(zhǔn)時(shí)間內(nèi)的計(jì)數(shù)的結(jié)果，用鎖存器鎖存起來，最后用顯示譯碼器，把鎖存的結(jié)果用 LED 數(shù)碼顯示管顯示出來。根據(jù)數(shù)字頻

5、率計(jì)的基本原理，本文設(shè)計(jì)方案的基本思想是分為五個(gè)模塊來實(shí)現(xiàn)其功能，即整個(gè)數(shù)字頻率計(jì)系統(tǒng)分為分頻模塊、防抖電路、計(jì)數(shù)模塊、鎖存器模塊和顯示模塊等幾個(gè)單元，并且分別用 VHDL 對(duì)其進(jìn)行編程，實(shí)現(xiàn)了閘門控制信號(hào)、計(jì)數(shù)電路、鎖存電路、位選電路、段選電路、顯示電路等。本文詳細(xì)論述了利用 VHDL 硬件描述語言設(shè)計(jì)，并在 EDA（電子設(shè)計(jì)自動(dòng)化）工具的幫助下，用大規(guī)?？删幊唐骷–PLD）實(shí)現(xiàn)數(shù)字頻率計(jì)的設(shè)計(jì)原理及相關(guān)程序。該設(shè)計(jì)方案對(duì)其中部分元件進(jìn)行編程，實(shí)現(xiàn)了閘門控制信號(hào) 、多路選擇電路、計(jì)數(shù)電路、位選電路、段選電路等。頻率計(jì)的測(cè)頻范圍：10KHz9.9MHz。該設(shè)計(jì)方案通過了Max+plus 軟件

6、仿真、硬件調(diào)試和軟硬件綜合測(cè)試。關(guān)鍵詞關(guān)鍵詞：數(shù)字頻率計(jì) 電子設(shè)計(jì)自動(dòng)化 大規(guī)?？删幊唐骷?硬件描述語言ii / 55 文檔可自由編輯打印目目 錄錄摘 要.i目 錄.ii第 1 章 緒 論.1第 2 章 電子測(cè)頻儀的設(shè)計(jì)原理.52.1 電子測(cè)頻儀的基本組成.52.2 電子測(cè)頻儀的分類.62.4 電子測(cè)頻儀的基本工作原理.62.5 電子測(cè)頻儀技術(shù)指標(biāo)及誤差分析.8第 3 章 CPLD 簡(jiǎn)介.103.1 CPLD 器件結(jié)構(gòu)簡(jiǎn)介 .103.2 典型 CPLD 器件簡(jiǎn)述 .123.3 CPLD 的編程工藝 .143.4 新技術(shù)的應(yīng)用.15第 4 章 電子測(cè)頻儀設(shè)計(jì)環(huán)境簡(jiǎn)介.174.1 Quartus

7、開發(fā)軟件簡(jiǎn)介.174.1.1 圖形用戶界面設(shè)計(jì)流程.184.1.2 EDA 工具設(shè)計(jì)流程.184.1.3 Quartus 軟件的主要設(shè)計(jì)特性 .18第 5 章 電子測(cè)頻儀的設(shè)計(jì).215.1 電子測(cè)頻儀設(shè)計(jì)任務(wù)及要求.215.2 設(shè)計(jì)實(shí)現(xiàn).215.3 功能模塊設(shè)計(jì).235.4 下面分別介紹各模塊基于 VHDL 的設(shè)計(jì)方法.235.5 頂層文件的編寫.415.6 程序說明.44iii / 55 文檔可自由編輯打印5.7 系統(tǒng)仿真.44第 6 章 結(jié) 論.46致 謝.47參 考 文 獻(xiàn).481 / 55 文檔可自由編輯打印第第 1 1 章章 前言前言軟件編程對(duì)其器件的結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，能隨時(shí)進(jìn)

8、行設(shè)計(jì)調(diào)整而滿足產(chǎn)品升級(jí)。使得硬件的設(shè) CPLD 是一種新興的高密度大規(guī)?？删幊踢壿嬈骷?，它具有門陣列的高密度和 PLD 器件的靈活性和易用性，目前已成為一類主要的可編程器件?？删幊唐骷淖畲筇攸c(diǎn)是可通過計(jì)可以如軟件設(shè)計(jì)一樣方便快捷，從而改變了傳統(tǒng)數(shù)字系統(tǒng)及用單片機(jī)構(gòu)成的數(shù)字系統(tǒng)的設(shè)計(jì)方法、設(shè)計(jì)過程及設(shè)計(jì)概念，使電子設(shè)計(jì)的技術(shù)操作和系統(tǒng)構(gòu)成在整體上發(fā)生了質(zhì)的飛躍。采用 CPLD 可編程器件，可利用計(jì)算機(jī)軟件的方式對(duì)目標(biāo)期進(jìn)行設(shè)計(jì)，而以硬件的形式實(shí)現(xiàn)。既定的系統(tǒng)功能，在設(shè)計(jì)過程中，可根據(jù)需要隨時(shí)改變器件的內(nèi)部邏輯功能和管腳的信號(hào)方式，借助于大規(guī)模集成的 CPLD 和高效的設(shè)計(jì)軟件，用戶不僅可通過

9、直接對(duì)芯片結(jié)構(gòu)的設(shè)計(jì)實(shí)現(xiàn)多種數(shù)字邏輯系統(tǒng)功能，而且由于管腳定義的靈活性，大大減輕了電路圖設(shè)計(jì)和電路板設(shè)計(jì)的工作量及難度，同時(shí)，這種基于可編程芯片的數(shù)量，縮小了系統(tǒng)的體積，提高了系統(tǒng)的可靠性。EDA（電子設(shè)計(jì)自動(dòng)化）技術(shù)就是以計(jì)算機(jī)為工具，在 EDA 軟件平臺(tái)上，對(duì)硬件語言 HDL為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)的完成邏輯編譯、邏輯化簡(jiǎn)、邏輯綜合及優(yōu)化、邏輯仿真，直至對(duì)特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作（文本選用的開發(fā)工具為 Altera 公司的MAX+PLUS II） 。EDA 的仿真測(cè)試技術(shù)只需要通過計(jì)算機(jī)就能對(duì)所設(shè)計(jì)的電子系統(tǒng)從各種不同層次的系統(tǒng)性能特點(diǎn)完成一系列準(zhǔn)確的

10、測(cè)試與仿真操作，大大提高了大規(guī)模系統(tǒng)電子設(shè)計(jì)的自動(dòng)化程度。設(shè)計(jì)者的工作僅限于利用軟件方式，即利用硬件描述語言（如 VHDL）來完成對(duì)系統(tǒng)硬件功能的描述。VHDL 語言（Very High Speed Integrated Circuit Hardware Description Language,超高速集成電路硬件描述語言）誕生于 1982 年，是由美國(guó)國(guó)防部開發(fā)的一種快速設(shè)計(jì)電路的工具，1985 年正式推出是2 / 55 文檔可自由編輯打印目前標(biāo)準(zhǔn)化程度最高的硬件描述語言。IEEE（The Institute of Electrical and Electronics Engineers）于

11、 1987 年將 VHDL 采納為 IEEE1076 標(biāo)準(zhǔn)。VHDL 經(jīng)過十幾年的發(fā)展、應(yīng)用和完善以其強(qiáng)大的系統(tǒng)描述能力、規(guī)范的程序設(shè)計(jì)結(jié)構(gòu)、靈活的語言表達(dá)風(fēng)格和多層次的仿真測(cè)試手段在電子設(shè)計(jì)領(lǐng)域受到了普遍的認(rèn)同和廣泛的接受成為現(xiàn)代 EDA 領(lǐng)域的首選硬件描述語言。目前流行的 EDA 工具軟件全部支持 VHDL 它在 EDA 領(lǐng)域的學(xué)術(shù)交流、電子設(shè)計(jì)的存檔、專用集成電路（ASIC）設(shè)計(jì)等方面擔(dān)任著不可缺少的角色。有專家認(rèn)為在 21 世紀(jì) VHDL 與 Verlog HDL語言將承擔(dān)起幾乎全部的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。顯然 VHDL 是現(xiàn)代電子設(shè)計(jì)師必須掌握的硬件設(shè)計(jì)計(jì)算機(jī)語言。1.具有一下幾個(gè)特點(diǎn)：

12、VHDL 具有強(qiáng)大的功能覆蓋面廣描述能力強(qiáng)。VHDL 支持門級(jí)電路的描述也支持以寄存器、存儲(chǔ)器、總線及運(yùn)算單元等構(gòu)成的寄存器傳輸級(jí)電路的描述還支持以行為算法和結(jié)構(gòu)的混合描述為對(duì)象的系統(tǒng)級(jí)電路的描述。2.VHDL 有良好的可讀性。它可以被計(jì)算機(jī)接受也容易被讀者理解。用 VHDL 書寫的源文件既是程序又是文檔既是工程技術(shù)人員之間交換信息的文件又可作為合同簽約者之間的文件。3.VHDL 具有良好的可移植性。作為一種已被 IEEE 承認(rèn)的工業(yè)標(biāo)準(zhǔn) VHDL 事實(shí)上以成為通用的硬件描述語言可以在各種不同的設(shè)計(jì)環(huán)境和系統(tǒng)平臺(tái)中使用。4.使用 VHDL 可以延長(zhǎng)設(shè)計(jì)的生命周期。用 VHDL 描述的硬件電路與

13、工藝無關(guān)不會(huì)因工藝而使描述過時(shí)。與工藝有關(guān)的參數(shù)可以通過VHDL 提供的屬性加以描述工藝改變時(shí)只需要修改相應(yīng)程序中屬性參數(shù)即可。5.VHDL 支持對(duì)大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用。VHDL 可以描述復(fù)雜的電路系統(tǒng)支持對(duì)大規(guī)模設(shè)計(jì)的分解由多人、多項(xiàng)目組來共同承擔(dān)和完成。標(biāo)準(zhǔn)化的規(guī)則和風(fēng)格為設(shè)計(jì)的再利用提供了有利的支持。3 / 55 文檔可自由編輯打印6.VHDL 有利于保護(hù)知識(shí)產(chǎn)權(quán)。用 VHDL 設(shè)計(jì)的專用集成電路（ASIC）在設(shè)計(jì)文件下載到集成電路時(shí)可以采用一定保密措施使其不易被破譯和竊取。目前已成為 IEEE（The Institute of Electrical and Electro

14、nics Engineers）的一種工業(yè)標(biāo)準(zhǔn)硬件描述語言，相比傳統(tǒng)的電路系統(tǒng)的設(shè)計(jì)方法，VHDL 具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下（Top to Down）和基于庫(kù)（Library-based）的設(shè)計(jì)的特點(diǎn)，因此設(shè)計(jì)者可以不必了解硬件結(jié)構(gòu)設(shè)計(jì)，從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級(jí)用 VHDL 對(duì)電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯(cuò)，然后在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工具生成具體的門級(jí)邏輯電路的網(wǎng)表，下載到具體的 CPLD 器件去，從而實(shí)現(xiàn)可編程的專用集成電路（ASIC）的設(shè)計(jì)。基于 EDA 技術(shù)的設(shè)計(jì)方法為自頂向下設(shè)計(jì)，其步驟是采用可完全獨(dú)

15、立于目標(biāo)器件芯片物理結(jié)構(gòu)的硬件描述語言，在系統(tǒng)的基本功能或行為級(jí)上對(duì)設(shè)計(jì)的產(chǎn)品進(jìn)行行為描述和定義，結(jié)合多層次的仿真技術(shù)，在確保設(shè)計(jì)的可行性與正確性的前提下，完成功能確認(rèn)，然后利用 EDA工具的邏輯綜合功能，把功能描述轉(zhuǎn)換為某一具體目標(biāo)芯片中（如CPLD 芯片） ，使該芯片能夠?qū)崿F(xiàn)設(shè)計(jì)要求的功能，使電路系統(tǒng)體積大大減少，可靠性得到提高。電子測(cè)頻儀是數(shù)字電路中的一個(gè)典型應(yīng)用，實(shí)際的硬件設(shè)計(jì)用到的器件較多，連線比較復(fù)雜，而且會(huì)產(chǎn)生較大的延時(shí)，造成測(cè)量誤差、可靠性差。隨著可編程邏輯器件（CPLD）的廣泛應(yīng)用，以 EDA 工具為開發(fā)平臺(tái)，運(yùn)用 VHDL 語言，將使系統(tǒng)大大簡(jiǎn)化。提高整體的性能和可靠性。本

16、文用 VHDL 在 CPLD 器件上實(shí)現(xiàn)一種電子測(cè)頻儀測(cè)頻系統(tǒng)，能夠用十進(jìn)制數(shù)碼管顯示被測(cè)信號(hào)的頻率，不僅能測(cè)量頻率，還可以測(cè)量4 / 55 文檔可自由編輯打印其他多種物理量。具有體積小、可靠性高、功耗低的特點(diǎn)。5 / 55 文檔可自由編輯打印第第 2 2 章章 電子測(cè)頻儀的設(shè)計(jì)原理電子測(cè)頻儀的設(shè)計(jì)原理2.1 電子測(cè)頻儀的基本組成電子測(cè)頻儀的基本組成電子測(cè)頻儀的基本測(cè)試功能有：頻率、周期、時(shí)間間隔、計(jì)數(shù)、頻率比、自較等。要完成諸多的測(cè)試功能，這就要求電子測(cè)頻儀具有積木式的電路結(jié)構(gòu)，如圖 2-1。圖 2-1 電子測(cè)頻儀的基本組成在不同的測(cè)試功能下、即使是同一電路，電路的作用卻不同，如同積木那樣進(jìn)

17、行組合。例如，閘門電路的兩個(gè)輸入端，一個(gè)端子是時(shí)基輸入，另一個(gè)端子是時(shí)標(biāo)輸入，利用時(shí)基開信號(hào)閘門，開門期間對(duì)時(shí)標(biāo)計(jì)數(shù)。但在不同的功能下，時(shí)基、時(shí)標(biāo)的意義不同。測(cè)頻時(shí)，用被測(cè)信號(hào)形成時(shí)基，標(biāo)準(zhǔn)信號(hào)形成時(shí)基。如圖 2-2 所示。圖 2-2 測(cè)頻率的基本形式電子測(cè)頻儀最基本的功能是在開閘門的期間累計(jì)脈沖個(gè)數(shù)。如果閘門信號(hào)是用高穩(wěn)定度的頻率源產(chǎn)生，將使測(cè)量精度大為提高，目前已達(dá)被測(cè) 信號(hào) 測(cè)量通道 邏輯控制 譯碼器 計(jì)數(shù)器 閘門 顯示器 被測(cè)信號(hào) 時(shí)標(biāo) 計(jì)數(shù) 脈沖 時(shí)基 標(biāo)準(zhǔn)信號(hào) 閘 門 6 / 55 文檔可自由編輯打印到，是眾多物理量測(cè)量中精度最高的。所以許多物理量都希望轉(zhuǎn)化1310為電信號(hào)，再用數(shù)

18、字頻率機(jī)機(jī)測(cè)量。例如，電壓量用 A/D 變換器轉(zhuǎn)換為閘門時(shí)間，用數(shù)字頻率計(jì)累計(jì)閘門期間的時(shí)鐘脈沖個(gè)數(shù)，就構(gòu)成了數(shù)字電壓表；力或重力用傳感器轉(zhuǎn)換為電信號(hào)機(jī)，用電子測(cè)頻儀脊神經(jīng)，就構(gòu)成電子稱。電子計(jì)數(shù)已一種成熟的測(cè)量方法，特別是可采用高度集成的器件，組裝，調(diào)試方便，價(jià)格低廉，是數(shù)字化測(cè)量的基礎(chǔ)。2.2 電子測(cè)頻儀的分類電子測(cè)頻儀的分類按功能分，有通用計(jì)數(shù)器，時(shí)間計(jì)數(shù)器、特種計(jì)數(shù)器；按測(cè)頻的上限值分，有低速計(jì)數(shù)器，帶寬小于 10MHz；中速計(jì)數(shù)器，帶寬10M100MHz；高速計(jì)數(shù)器，上限頻率大于 100MHz；微波計(jì)數(shù)器，（180）GHz。測(cè)試功能 是指儀器所具有的測(cè)試項(xiàng)目，如測(cè)頻、測(cè)時(shí)間間隔等。頻

19、率范圍 被測(cè)信號(hào)的頻率寬度。輸入特性 電子測(cè)頻儀設(shè)置 23 個(gè)信號(hào)通道，在不同的測(cè)試功能下，被測(cè)信號(hào)進(jìn)入不同的通道。輸入特性指的是通道特性，包括：輸入靈敏度：使儀器正常工作的輸入電壓最小值。最大輸入電壓：儀器允許的最大輸入電壓的峰值。輸入阻抗：輸入電阻和電容的并聯(lián)值。100MHz 以下的電子測(cè)頻儀，典型值為 1M/25pF，高頻時(shí)應(yīng)采用 50的匹配阻抗，測(cè)量的準(zhǔn)確度 用測(cè)量誤差表示。石英晶體的測(cè)頻儀穩(wěn)定度一般優(yōu)于。910閘門時(shí)間和時(shí)標(biāo) 由標(biāo)準(zhǔn)頻率分頻或倍頻產(chǎn)生，供測(cè)量時(shí)選擇。顯示方式 顯示的位數(shù)、顯示時(shí)間等。輸出 輸出哪種標(biāo)準(zhǔn)信號(hào)，輸出信號(hào)的電平、編碼方式。2.4 電子測(cè)頻儀的基本工作原理電子

20、測(cè)頻儀的基本工作原理鑒于電子測(cè)頻儀積木式電路結(jié)構(gòu)，閘門的兩個(gè)輸入端分別加時(shí)標(biāo)和時(shí)基，由功能開關(guān)切換。但在不同的測(cè)試功能下，時(shí)基和時(shí)標(biāo)所代表的7 / 55 文檔可自由編輯打印意義不同，所組成的測(cè)試方案也各不相同。為實(shí)現(xiàn)以上方案，常需要一些單元電路。電子測(cè)頻儀的原理框圖如圖 2-3 所示 脈沖發(fā)生器 信 號(hào) 整 形 電 路 鎖存器 譯 碼 驅(qū) 動(dòng) 電 路 計(jì) 數(shù) 器 測(cè)頻控制信號(hào)發(fā)生電路 數(shù)碼顯示 圖 2-3 電子測(cè)頻儀的原理框電子測(cè)頻儀是直接用十進(jìn)制數(shù)字來顯示被測(cè)信號(hào)頻率的一種測(cè)量裝置。它不僅可以測(cè)量正弦波，方波，三角波和尖脈沖信號(hào)的頻率，而且還可以測(cè)量他們的周期。電子測(cè)頻儀在測(cè)量其他物理量如轉(zhuǎn)

21、速、振蕩頻率等方面獲得廣泛應(yīng)用。所謂頻率，就是周期性信號(hào)在單位時(shí)間（1s）里變化的次數(shù)。若在一定時(shí)間間隔 T 內(nèi)測(cè)得的這個(gè)周期性信號(hào)的重復(fù)變化次數(shù) N，則其頻率可表示為f=N/T (2-1)因此，為測(cè)量周期信號(hào)的頻率，就必須解決計(jì)數(shù)和時(shí)間標(biāo)準(zhǔn)問題。即，頻率測(cè)量至少應(yīng)包括計(jì)數(shù)電路和時(shí)基電路兩部分，智能測(cè)量方案還必須有控制電路環(huán)節(jié)。圖 2-2 所示為電子測(cè)頻儀的原理框圖。它主要由 5 個(gè)模塊組成：脈沖發(fā)生器電路、測(cè)頻控制信號(hào)發(fā)生器電路、計(jì)數(shù)器模塊電路、鎖存器和譯碼驅(qū)動(dòng)電路。8 / 55 文檔可自由編輯打印當(dāng)系統(tǒng)正常工作時(shí)，脈沖發(fā)生器提供標(biāo)準(zhǔn)的輸入信號(hào)，經(jīng)過測(cè)頻控制信號(hào)發(fā)生器進(jìn)行信號(hào)的變換，產(chǎn)生計(jì)數(shù)

22、信號(hào)。測(cè)量信號(hào)時(shí)，將被測(cè)信號(hào)通過信號(hào)整形電路，產(chǎn)生同頻率的矩形波。送入計(jì)數(shù)模塊。計(jì)數(shù)模塊將對(duì)輸入的矩形波進(jìn)行計(jì)數(shù)，將計(jì)數(shù)結(jié)果送入鎖存器中，保證系統(tǒng)可以穩(wěn)定顯示數(shù)據(jù)，顯示譯碼驅(qū)動(dòng)電路將二進(jìn)制表示的計(jì)數(shù)結(jié)果轉(zhuǎn)換成相應(yīng)的能夠在七段數(shù)碼顯示管上可以顯示的十進(jìn)制結(jié)果。在數(shù)碼顯示管上可以看到計(jì)數(shù)結(jié)果。2.5 電子測(cè)頻儀技術(shù)指標(biāo)及誤差分析電子測(cè)頻儀技術(shù)指標(biāo)及誤差分析 1 頻率準(zhǔn)確度：一般用相對(duì)誤差表示 （2-2）11xNT FNN為量化誤差（即1 個(gè)字誤差） ，是電子測(cè)頻儀所特有的誤差。當(dāng)閘門時(shí)間 T 選定后，越低，量化誤差越大；xF （2-3）xcFTFT為閘門相對(duì)誤差，主要由時(shí)基電路標(biāo)準(zhǔn)頻率的準(zhǔn)確度決定

23、 （2-4）1ccxFFT F2 頻率測(cè)量范圍：在輸入電壓符合規(guī)定要求值時(shí)，就能夠正常進(jìn)行測(cè)量的頻率區(qū)間稱為頻率測(cè)量范圍，頻率測(cè)量范圍主要放大整形電路的頻率響應(yīng)決定。 3 測(cè)量頻率為；xNFT測(cè)量頻率的相對(duì)誤差： (2-5)1 ()xfxNTxrxFYYYF TYF 式中，由計(jì)數(shù)引起，與，N 成反比；由閘門信號(hào)寬度不準(zhǔn)引NYxF起的，主要取決于適應(yīng)晶體振蕩器頻率的穩(wěn)定度。通常，石英晶體的穩(wěn)9 / 55 文檔可自由編輯打印定度比較高。因此，選擇閘門時(shí)間 T 可改變量程和測(cè)量誤差。10 / 55 文檔可自由編輯打印 可編程邏輯架構(gòu) 積項(xiàng)陣列 和項(xiàng)分配 Macro- Cell 輸出入 單位 MCel

24、l 邏輯方塊 輸出 或 輸入 可編程邏輯架構(gòu) 輸 出 或 輸 入 Logic Block Logic Block Logic Block Logic Block Logic Block Logic Block 第第 3 3 章章 CPLDCPLD 簡(jiǎn)介簡(jiǎn)介3.1 CPLD 器件結(jié)構(gòu)簡(jiǎn)介器件結(jié)構(gòu)簡(jiǎn)介具有固定輸入和輸出數(shù)目的任何組合邏輯函數(shù)可以在可編程只讀存儲(chǔ)器（PROM）中，以輸出為輸入的查找表方式來實(shí)現(xiàn)，許多實(shí)現(xiàn)組合邏輯的結(jié)構(gòu)變型已從這一簡(jiǎn)單的概念引申出來，然后利用 VLSI 的密度產(chǎn)生更通用的，能實(shí)現(xiàn) PCB 板上幾個(gè)簡(jiǎn)單 PAL 互連功能的器件是PAL/ PROM 這類范例的擴(kuò)展，稱為 P

25、AL 構(gòu)造的 PLD，也就是說復(fù)雜可編程邏輯器件CPLD(Complex Programmable Logic Devices). CPLD的架構(gòu)方塊圖，如下圖所示圖 3-1 CPLD 的架構(gòu)方塊圖每一個(gè)邏輯方塊(Logic Block)內(nèi)的內(nèi)部示意圖，則如下圖所示圖 3-2 邏輯方塊內(nèi)部示意圖11 / 55 文檔可自由編輯打印在考察 PAL 構(gòu)造的 CPLD 之前，讓我們先看一下或陣列可編、與陣列固定的可編程只讀存儲(chǔ)器。作為兩級(jí)可編程邏輯較簡(jiǎn)單的概念，PROM 具有 n 個(gè)輸入和 m 個(gè)輸出，2 行的查找表，它有以下 3 個(gè)特點(diǎn)：（1）給定輸入和輸出的數(shù)目，允許在邏輯設(shè)計(jì)完成之前就開始 PC

26、B設(shè)計(jì)，也允許在 PCB 設(shè)計(jì)完成之后更改 PROM 的設(shè)計(jì)。（2）允許將時(shí)序校驗(yàn)從邏輯設(shè)計(jì)中分出來，因?yàn)橥ㄟ^此可編程器件的延時(shí)是固定的，與要實(shí)現(xiàn)的邏輯函數(shù)無關(guān)。（3）器件的功能可以在較高的級(jí)別上規(guī)定，如用一系列邏輯方程或真值表表示，這樣做可以加快設(shè)計(jì)。但是 PROM 的結(jié)構(gòu)也有兩個(gè)主要的缺點(diǎn)：（1）硅片面積和由此產(chǎn)生的成本以及封裝和板的面積都是由乘積項(xiàng)的數(shù)量所決定，n 輸入的 PROM 就有 2n 個(gè)乘積項(xiàng)。（2）通過 PROM 的延時(shí)正比與乘積項(xiàng)的數(shù)目，所以延時(shí)性能隨輸入數(shù)目增加成正比地加大而邊壞。因此，PROM 僅適合必須完成輸入信號(hào)譯碼等功能的場(chǎng)合，例如，由一種字符碼變換為另一種字符碼

27、的查找表。在全定制設(shè)計(jì)中，與陣列和或陣列都可編程的 PAL 是實(shí)現(xiàn)中到大尺寸任意邏輯函數(shù)的主要方法。但是，因?yàn)榭删幊棠芰Φ念~外層增加了延時(shí)，可編程 PLA 不在具有實(shí)現(xiàn) n 個(gè)變量所有函數(shù)的 PROM 特性，必須在器件設(shè)計(jì)之前選擇一個(gè)較小的確定數(shù)目的乘積項(xiàng)，不能在輸入和輸出變量數(shù)目的基礎(chǔ)上單獨(dú)選擇器件。所以與 PLA 等效的可編程邏輯陣列未能充滿可編程邏輯市場(chǎng)。類似地，要實(shí)現(xiàn)函數(shù)的任何改變可能不在適合所選的器件。CPLD 的集成度在千門/片以上，其基本結(jié)構(gòu)依然是由與陣列、或陣列、輸入緩沖電路、輸出宏單元組成。其與陣列比 PAL 大的多，但并非靠簡(jiǎn)單的增大陣列的輸入、輸出端口達(dá)到。陣列占用芯片的

28、面積隨其輸出端數(shù)的增加而急劇增加，而芯片面積的增大不僅使芯片的成本增加，還12 / 55 文檔可自由編輯打印使信號(hào)在陣列中傳輸延時(shí)加大而影響其運(yùn)行速度。所以 CPLD 通常是由多個(gè)類似 PAL 的功能塊組成，具有很長(zhǎng)的固定于芯片上的布線資源，通過位于中心的互連矩陣連接在一起?；ミB矩陣要將來自 I/O 的信號(hào)和邏輯塊的輸出布線到器件內(nèi)任何邏輯塊的輸入。一般互連矩陣有兩種形式：基于陣列的互連和基于多路開關(guān)的互連。基于陣列的互連是完全的縱橫開關(guān)的實(shí)現(xiàn)方式，它允許任何輸入到互連矩陣中的信號(hào)布線到任何邏輯塊，是完全可布通的?；诙嗦烽_關(guān)的互連是對(duì)邏輯塊的每個(gè)輸入有一個(gè)多路轉(zhuǎn)換器，輸入到互連矩陣的信號(hào)被連

29、接到每個(gè)邏輯塊的大量多路開關(guān)的輸入端，這些多路轉(zhuǎn)換器的選擇是可編程的，只允許其一個(gè)輸入通過它進(jìn)入邏輯塊。所以不通率與多路轉(zhuǎn)換器的輸入寬度有關(guān)，寬度愈大，所占面積增加，性能降低。此外，CPLD 具有很寬的輸入結(jié)構(gòu)，適合于實(shí)現(xiàn)高級(jí)的有限狀態(tài)機(jī)：具有 ISP 性能的 CPLD，可以直接在系統(tǒng)內(nèi)對(duì)其進(jìn)行編程，因而類似與具有 ISP 性能的 SRAM 查找表類型的 FPGA。CPLD 的主要缺點(diǎn)是功耗比較大，15000 門以上的 CPLD 功耗要高于 FPGA、門陣列和分立器件。3.2 典型典型 CPLD 器件簡(jiǎn)述器件簡(jiǎn)述下面介紹幾個(gè)廠家的一些典型 CPLD 器件。 Xilinx 的 XC9500 系列

30、是采用創(chuàng)新 FastFLASH 工藝制造的CPLD，具有特殊的系統(tǒng)內(nèi)編程（ISP）的能力，系統(tǒng)內(nèi)編程/擦除的次數(shù)可以高達(dá)上萬次，比其他 CPLD 的編程/擦除的次數(shù)高一至二個(gè)數(shù)量級(jí)，高的耐久程度使其可用于經(jīng)常要求現(xiàn)場(chǎng)更改和再配置的應(yīng)用場(chǎng)合，它的擴(kuò)展 IEEE_1149.1 邊界（JTAG）指令集允許器件編程模式變更擴(kuò)展和實(shí)現(xiàn)系統(tǒng)內(nèi)的診斷。XC9500 系列還提供整個(gè)產(chǎn)品壽命期間的支持措施和引腳鎖定能力。在大多數(shù) CPLD 器件中，每個(gè) I/O 引腳的宏單元通過一個(gè) I/O 塊直接驅(qū)動(dòng)，當(dāng)設(shè)計(jì)要求引腳鎖定時(shí)，EDA 軟件的適配器13 / 55 文檔可自由編輯打印強(qiáng)迫邏輯影射到專門的宏單元來保持引

31、腳不變。 XC9500XL 和 XC9500XV 器件為低電壓、低功耗的 CPLD 器件，使用 XC9500XV 器件可以比使用 XC9500 器件節(jié)省 75%的功耗，而且成本也大大降低。低電壓不僅具有最佳的系統(tǒng)性能，同時(shí)確保靈活性與不通率，可以很方便的設(shè)計(jì)出工作頻率近 200MHz 的快速同步 DRAM 控制器以及與微處理器配合更緊密的借口。 Altera 的 CPLD 是從基于 PLA 的傳統(tǒng) PLD 結(jié)構(gòu)演變來的，它的邏輯塊是由 20 個(gè)到超過 100 個(gè)輸入的寬扇入的與門饋送到帶有 3 個(gè)8個(gè)輸入的或門組成的。Altera 的與非結(jié)構(gòu)可以實(shí)現(xiàn)與-或邏輯電路，其輸出饋送到一個(gè)異或門，這個(gè)

32、基本電路可以用一個(gè)觸發(fā)器和一個(gè)多路開關(guān)來擴(kuò)充，此多路開關(guān)選擇鎖存的輸出信號(hào)?？删幊痰姆沁壿嬁梢杂卯惢蜷T來獲得，如果一個(gè)異或門的輸入端是分離的，它的作用和或門相同，允許或門和異或門形成更大的或函數(shù)，用來實(shí)現(xiàn)其他算術(shù)功能，這個(gè)可編程的形式明顯增加了邏輯塊的功能性。Altera 的 CPLD 功能塊的優(yōu)點(diǎn)是寬與門可以用較少的功能來形成函數(shù)，但是很難有效地利用所有門的所有輸入，從而導(dǎo)致芯片密度上的損失。在其他結(jié)構(gòu)中布線和邏輯是分不開的，未有的輸入也會(huì)導(dǎo)致同樣的損失。Lattice 的 CPLDispLSI 系列是具有 ISP 性能的器件，但是用標(biāo)準(zhǔn)的測(cè)試程序檢驗(yàn)時(shí)，引腳鎖定的能力較差，因而影響其 IS

33、P 的性能。為了解決這個(gè)問題，在稱為“布線池”的互連矩陣基礎(chǔ)上，在 I/O 塊和功能塊之間增加“輔助布線池”。Altera 和 MAX7000、7000E 和 7000S 等器件由于缺少布線資源存在引腳鎖定的問題。當(dāng)利用宏單元的反饋和驅(qū)動(dòng)輸出引腳時(shí)，出現(xiàn)引腳鎖定的問題，這個(gè)問題在 Altera 器件的更高引腳數(shù)的型號(hào)時(shí)變得更差。當(dāng)前 Altera 的軟件沒有利用邏輯直通來解決布線擁擠，而是當(dāng)布線擁擠14 / 55 文檔可自由編輯打印發(fā)生時(shí)，設(shè)計(jì)因布線而失敗。Lattice 的 ispLSI 器件有布線資源少和功能塊扇入窄的缺點(diǎn)，Lattice的適陪器軟件利用邏輯資源作為直通來盡力完成設(shè)計(jì)的布線

34、。但是，這樣對(duì)性能和利用率的影響較顯著，在某些情況下，適配器軟件編譯時(shí)間在引腳鎖定之后要比引腳鎖定之前慢 80%之多，宏單元數(shù)則增加 25%，所以，ispLSI 器件采用了較差的引腳鎖定結(jié)構(gòu)。AMD 的 MACH5 器件具有不足的布線資源和差的適配器性能的缺點(diǎn)，窄的功能在引腳鎖定之后總是重新布線，帶來了由于分段延時(shí)引起的某些性能的降低。3.3 CPLD 的編程工藝的編程工藝在 CPLD 中使用編程工藝有 EPROM 工藝、EEPROM 工藝和 Flash工藝。1、EPROM 工藝工藝EPROM 是可擦除的 ROM（Erasable Programmable ROM）,對(duì) ROM中存放的數(shù)據(jù)可通

35、過紫外線照射的方法加以擦除。采用該工藝的 PROM中用一種 FAMOS 場(chǎng)效應(yīng)管，其特點(diǎn)是在長(zhǎng)效應(yīng)管的柵極區(qū)的二氧化硅中埋有用多晶硅制作的浮置柵 G2，該浮置柵在正常工作條件不帶電荷，且其柵極加一定電壓，場(chǎng)效應(yīng)管牌導(dǎo)通狀態(tài)，相當(dāng)于熔絲接通。如在編程時(shí)對(duì)其漏、源間加一定高壓，使二氧化硅擊穿，則基底中的電子將被擊向柵極，其中一部分被浮置刪俘獲。 編程電壓撤去后，二氧化硅層恢復(fù)絕緣狀態(tài)。復(fù)活在浮置柵上的電子由于被絕緣層所包圍無法消散而長(zhǎng)期保存在浮置柵上（保存 10 年，其電荷損失不小于 10%） ，使浮置刪帶負(fù)電位，從而使該場(chǎng)效應(yīng)管的開啟電壓增加，在正常工作狀態(tài)下為截止?fàn)顟B(tài)，相當(dāng)于容絲斷開，達(dá)到寫

36、0 的目的。擦除時(shí)只要將芯片置于一定程度的紫外線下照射 15min20min，原束縛于浮置刪中的電子被紫外線激活，穿過二氧化硅絕緣層回到基層、芯片中存儲(chǔ)的數(shù)據(jù)變?yōu)槿?1，回到未編程時(shí)的情況。15 / 55 文檔可自由編輯打印2、EEROMEEROM 是可電擦除（或電改寫）的 ROM（Electrical Erasable ROM） ，其存儲(chǔ)數(shù)據(jù)的擦除不用紫外線照射，而是用一定幅度的電壓脈沖完成。EEROM 的擦除是逐點(diǎn)進(jìn)行的，對(duì)每一點(diǎn)都是先擦后寫，但擦寫所需的時(shí)間很短，一片數(shù)萬門的 CPLD，其擦寫時(shí)間通常不會(huì)超過1s。EEROM 工藝不需要紫外線擦除，改寫的時(shí)間短，已大部分取代了EEROM

37、工藝。3、FlashFlash 工藝的“熔絲”管結(jié)構(gòu)，它沒有隧道，但兩個(gè)柵極的安排有區(qū)別，靠襯底更近。其擦寫工程與 EEROM 基本一致，但其擦除不是逐點(diǎn)地進(jìn)行，而是一次全部擦除，然后再逐點(diǎn)改寫，因而其編程速度比EEROM 高。Flash 工藝是比較新地工藝。3.4 新技術(shù)的應(yīng)用新技術(shù)的應(yīng)用1、CPLD 的在系統(tǒng)編程技術(shù)傳統(tǒng)的 CPLD 編程是在編程器上完成的，因?yàn)槟菚r(shí) CPLD 編程需要較高的電壓和較特殊的波形。然而，由于工藝的改進(jìn)，對(duì) CPLD 器件的編程可在其工作電壓下進(jìn)行。因此，可將 CPLD 芯片安裝在系統(tǒng)中，在其工作環(huán)境下，依靠編程軟件完成，這就是所謂在系統(tǒng)編程（In System

38、 Program） 。2、片內(nèi)存儲(chǔ)器和其他片內(nèi)邏輯在某些 CPLD 的芯片中，專門開辟了一個(gè)區(qū)，制作了一定容量的片內(nèi) RAM（包含 FIFO、雙口隨機(jī)型、單口隨機(jī)型三種） ，為用戶開發(fā)DSP 功能（例如 FIR 濾波器、圖像卷積等）提供條件。由于這是用RAM 工藝制作的，占用面積小，所以其速度比邏輯單元配置 RAM 高。有些 CPLD 芯片中專門制作了 20 位高速計(jì)數(shù)器和高速陣列乘法器，可16 / 55 文檔可自由編輯打印以很方便地得到高性能地器件。另外有些芯片（如 ALTERA 公司APEX 等系列芯片）中包含有鎖相電路，可以與外電路配合，完成信號(hào)源、通信等有關(guān)電路或系統(tǒng)地設(shè)計(jì)制作。此外，

39、有些芯片在某些局部結(jié)構(gòu)上形成自己的特色，如可在內(nèi)部完成三態(tài)功能等。3、低電壓、低功耗系列芯片隨著集成工藝的改進(jìn)，3.3V 供電的 CPLD 已進(jìn)入應(yīng)用領(lǐng)域，并逐漸成為主流，其他旨在降低功耗的產(chǎn)品（例如零支持功耗的芯片等）也有生產(chǎn)。內(nèi)核電壓為 2.5V、1.8V 供電的產(chǎn)品也陸續(xù)問世。以上各種特色的芯片可供用戶在需要時(shí)選用。4、IP 的使用和嵌入式模塊隨著芯片規(guī)模的日益擴(kuò)大，系統(tǒng)功能的日益復(fù)雜，特別是片上系統(tǒng)的出現(xiàn)、如仍按常規(guī)的設(shè)計(jì)方法，開發(fā)周期將會(huì)很長(zhǎng)，設(shè)計(jì)質(zhì)量也會(huì)受到影響。因此，IP（Intellectual Property 知識(shí)產(chǎn)權(quán)）應(yīng)運(yùn)而生。人們可以將合適的 IP 軟核（Core）或其

40、他形式的核，作為嵌入式模塊裝在自己的設(shè)計(jì)中，方便而快捷地完成一個(gè)系統(tǒng)地設(shè)計(jì)。對(duì)處理器類 IP 核的嵌入，須在芯片對(duì)外接口上有特殊的安排?，F(xiàn)在，各半導(dǎo)體公司的 CPLD 新產(chǎn)品已注意到此問題，并有相應(yīng)的產(chǎn)品問世。5、混合編程技術(shù)、混合編程技術(shù)關(guān)于可編程模擬電路（PAC，Programmable Analog Circuit）正在研究之中，已有一些 PAC 的芯片問世，片中包含一些增益可調(diào)額的放大器和濾波器等，但目前還為得到廣泛使用，在不久的將來，帶有放大器、比較器、A/D 變換器、濾波器等模擬器件的混合可編程器件將進(jìn)入應(yīng)用領(lǐng)域。17 / 55 文檔可自由編輯打印第第 4 4 章章 電子測(cè)頻儀設(shè)計(jì)

41、環(huán)境簡(jiǎn)介電子測(cè)頻儀設(shè)計(jì)環(huán)境簡(jiǎn)介4.14.1 QuartusQuartus 開發(fā)軟件簡(jiǎn)介開發(fā)軟件簡(jiǎn)介Quartus 為 Altera 開發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了集成綜合環(huán)境。Quartus 集成環(huán)境包括以下內(nèi)容：系統(tǒng)級(jí)設(shè)計(jì)，嵌入式軟件開發(fā)，可編程邏輯器件（PLD）設(shè)計(jì)，綜合，布局和布線，驗(yàn)證和仿真。Quartus 設(shè)計(jì)軟件根據(jù)設(shè)計(jì)者需要提供了一個(gè)完整的多平臺(tái)開發(fā)環(huán)境，它包含整個(gè) FPGA 和 CPLD 設(shè)計(jì)階段的解決方案。右圖所示為Quartus 軟件的開發(fā)流程。Quartus 設(shè)計(jì)工具完全支持 VHDL，Verilog 的設(shè)計(jì)流程，其內(nèi)部嵌有 VHDL，Verilog 邏輯綜合器。也可采用第

42、三方的綜合工具，如Leonardo Spectrum, Synplify Pro,FPGA Compiler 有著更好的綜合效果，因此通常建議使用這些工具來完成 VHDL/Verilog 源程序的綜合。Quartus 可以18 / 55 文檔可自由編輯打印圖 4-1 Quartus 軟件的開發(fā)流程直接調(diào)用這些第三方工具。同樣，Quartus 具備仿真功能，但也支持第三方的仿真工具，如 ModelSim。此外，Quartus 與 MATLAB和 DSP Builder 結(jié)合可以進(jìn)行基于 FPGA 的 DSP 系統(tǒng)開發(fā)，是 DSP 硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵 EDA 工具。Quartus 還可與 SOPC

43、Builder 結(jié)合，實(shí)現(xiàn) SOPC 系統(tǒng)開發(fā)。4.1.1 圖形用戶界面設(shè)計(jì)流程圖形用戶界面設(shè)計(jì)流程Quartus 軟件提供的完整、易于操作的圖形用戶界面可以完成整個(gè)設(shè)計(jì)流程中的各個(gè)階段。4.1.2 EDA 工具設(shè)計(jì)流程工具設(shè)計(jì)流程Quartus 軟件允許設(shè)計(jì)者在設(shè)計(jì)流程中的各個(gè)階段使用熟悉的第三方 EDA 工具，設(shè)計(jì)者可以在 Quartus 圖形界面用戶或命令行可執(zhí)行文件中使用這些 EDA 工具。Quartus 軟件與它所支持的 EDA 工具直接通過 Native Link 技術(shù)實(shí)現(xiàn)無縫連接，并允許 Quartus 軟件中自動(dòng)調(diào)用第三方 EDA 工具。4.1.3 Quartus 軟件的主要設(shè)

44、計(jì)特性軟件的主要設(shè)計(jì)特性Quartus 設(shè)計(jì)軟件配合一系列可供客戶選擇的 IP 核，可使設(shè)計(jì)人員在開發(fā)和推出 FPGA，CPLD 和機(jī)構(gòu)化 ASIC 設(shè)計(jì)的同時(shí)，獲得無與倫比的設(shè)計(jì)性能、一流的易用性以及最短的市場(chǎng)推出時(shí)間。這是設(shè)計(jì)人員首次將 FPGA 移植到結(jié)構(gòu)化 ASIC 中，能夠?qū)σ浦惨院蟮男阅芎凸倪M(jìn)行準(zhǔn)確的估算。Quartus 軟件支持 VHDL 和 Verilog 硬件描述語言的設(shè)計(jì)輸入、基于圖形的設(shè)計(jì)輸入方式以及集成系統(tǒng)設(shè)計(jì)工具。Quartus 軟件可以將設(shè)計(jì)、綜合、布局和布線以及系統(tǒng)的驗(yàn)證全部都整合到一個(gè)無縫的環(huán)境中，其中包括和第三方 EDA 工具的接口。19 / 55 文檔可自

45、由編輯打印1)1) 基于模塊的設(shè)計(jì)方法有利于提高工作效基于模塊的設(shè)計(jì)方法有利于提高工作效Altera 特率別為 Quartus 軟件用戶提供了 LogicLock 基于模塊的設(shè)計(jì)方法，便于用戶獨(dú)立設(shè)計(jì)和實(shí)施各種設(shè)計(jì)模塊，并且在將模塊集成到頂層工程時(shí)仍可以維持各個(gè)模塊的性能。由于每一個(gè)模塊都只需要進(jìn)行一次優(yōu)化，因此 LogicLock 流程可以顯著縮短設(shè)計(jì)和驗(yàn)證的周期。2)2)更快地集成更快地集成 IPIPQuartus 軟件包括 SOPC Builder 工具，SOPC Builder 針對(duì)可編程片上系統(tǒng)（SOPC）的各種應(yīng)用自動(dòng)完成 IP 核（包括嵌入式處理器、協(xié)處理器、外設(shè)、存儲(chǔ)器和用戶設(shè)

46、定的邏輯）的添加、參數(shù)設(shè)置和連接等操作。SOPC Builder 節(jié)約了原先系統(tǒng)集成工作中所需要的大量時(shí)間，使設(shè)計(jì)人員能夠在幾分鐘內(nèi)將概念轉(zhuǎn)化成為真正可運(yùn)作的系統(tǒng)。Altera 的 MegaWizard Plus-In Manager 可對(duì) Quartus 軟件中所包括的參數(shù)化模塊庫(kù)（LPM）或 Altera/AMPP SM 合作伙伴的 IP Megafunctions 進(jìn)行參數(shù)設(shè)置和初始化操作，從而節(jié)省設(shè)計(jì)輸入時(shí)間，優(yōu)化設(shè)計(jì)性能。3)3)在設(shè)計(jì)周期的早期對(duì)在設(shè)計(jì)周期的早期對(duì) I/OI/O 引腳進(jìn)行分配和確認(rèn)引腳進(jìn)行分配和確認(rèn)Quartus 軟件可以進(jìn)行預(yù)先的 I/O 分配和驗(yàn)證操作（無論頂層

47、的模塊是否已經(jīng)完成） ，這樣就可以在整個(gè)設(shè)計(jì)流程中盡早開始印刷電路板（PCB）的布線設(shè)計(jì)工作。同樣，設(shè)計(jì)人員可以在任何時(shí)間對(duì)引腳的分配進(jìn)行修改和驗(yàn)證，無需再進(jìn)行一次設(shè)計(jì)編譯。該軟件還提供各種分配編輯的功能，例如選擇多個(gè)信號(hào)和針對(duì)一組引腳同時(shí)進(jìn)行的分配修改等，所有這些都進(jìn)一步簡(jiǎn)化了引腳分配的管理。4)4) 存儲(chǔ)器編譯器存儲(chǔ)器編譯器用戶可以使用 Quartus 軟件中提供的存儲(chǔ)器編譯器功能對(duì) Altera 20 / 55 文檔可自由編輯打印FPGA 中的嵌入式存儲(chǔ)器進(jìn)行輕松管理。Quartus 軟件的 4.0 版本和后續(xù)版本都增加了針對(duì) FIFO 和 RAM 讀操作的基于現(xiàn)有設(shè)置的波形動(dòng)態(tài)生成功能

48、。5)支持 CPLD，F(xiàn)PGA 和基于 HardCopy 的 ASIC除了 CPLD 和 FPGA 以外，Quartus 軟件還使用和 FPGA 設(shè)計(jì)完全相同的設(shè)計(jì)工具、IP 和驗(yàn)證方式支持 HardCopy Stratix 器件系列，在業(yè)界首次允許設(shè)計(jì)工程師通過易用的 FPGA 設(shè)計(jì)軟件來進(jìn)行結(jié)構(gòu)化的ASIC 設(shè)計(jì)，并且能夠?qū)υO(shè)計(jì)后的性能和功耗進(jìn)行準(zhǔn)確的估算。6)6)使用全新的命令行和腳本功能自動(dòng)化設(shè)計(jì)流程使用全新的命令行和腳本功能自動(dòng)化設(shè)計(jì)流程用戶可以使用命令行或 Quartus 軟件中的圖形用戶界面（GUI）獨(dú)立運(yùn)行 Quartus 軟件中的綜合、布局布線、時(shí)序分析以及編程等模塊。除了提

49、供 Synopsys 設(shè)計(jì)約束（SDC）的腳本支持以外，Quartus 軟件中目前還包括了易用的工具命令語言（Tel）界面，允許用戶使用該語言來創(chuàng)建和定制設(shè)計(jì)流程和滿足客戶的需求。7)7) 高級(jí)教程幫助深入了解高級(jí)教程幫助深入了解 QuartusQuartus 的功能特性的功能特性Quartus 軟件提供的詳細(xì)教程，覆蓋了從工程創(chuàng)建、普通設(shè)計(jì)、綜合、布局布線到驗(yàn)證等在內(nèi)的各種設(shè)計(jì)任務(wù)。Quartus 軟件的 4.0 以及后續(xù)版本包括如何將 MAX+plus軟件工程轉(zhuǎn)換成為 Quartus 軟件工程的教程。Quartus 軟件還提供附加的高級(jí)教程，幫助技術(shù)工程師快速掌握各種最新的器件和設(shè)計(jì)方法。

50、21 / 55 文檔可自由編輯打印第第 5 5 章章 電子測(cè)頻儀的設(shè)計(jì)電子測(cè)頻儀的設(shè)計(jì)5.15.1 電子測(cè)頻儀設(shè)計(jì)任務(wù)及要求電子測(cè)頻儀設(shè)計(jì)任務(wù)及要求1）設(shè)計(jì)任務(wù)及要求設(shè)計(jì)一個(gè) 4 位十進(jìn)制數(shù)字顯示的數(shù)字式頻率計(jì)。要求如下：a) 4 位十進(jìn)制數(shù)字顯示的數(shù)學(xué)式頻率計(jì)，其頻率測(cè)量范圍為109999kHz，測(cè)量單位為 kHz。b) 要求量程能夠轉(zhuǎn)換。 （即測(cè)幾十到幾百千（kHz）時(shí)，有小數(shù)點(diǎn)顯示，前者顯示小數(shù)點(diǎn)后 2 位，后者顯示小數(shù)點(diǎn)后 1 位。 ）c) 當(dāng)輸入的信號(hào)小于 10kHz 時(shí)，輸出顯示全 0；當(dāng)輸入的信號(hào)大于 9999kHz 時(shí)，輸出顯示全 H。2）所選器件EPM7128S、共陰極七段數(shù)

51、碼管、按健開關(guān)、電阻、電容3）設(shè)計(jì)總體框圖 計(jì)數(shù) 電路 復(fù)位 鎖存器 分頻 電路 時(shí) 分復(fù)用 譯 碼 顯 示 被測(cè) 信號(hào) 時(shí)鐘 輸入 圖 5-1 電子測(cè)頻儀總體框圖5.25.2 設(shè)計(jì)實(shí)現(xiàn)設(shè)計(jì)實(shí)現(xiàn)采用 VHDL 語言設(shè)計(jì)一個(gè)復(fù)雜的電路系統(tǒng)，運(yùn)用自頂向下的設(shè)計(jì)思想，將系統(tǒng)按功能逐層分割的層次化設(shè)計(jì)方法進(jìn)行設(shè)計(jì)。在頂層對(duì)內(nèi)部各功能塊的連接關(guān)系和對(duì)外的接口關(guān)系進(jìn)行了描述，而功能塊的邏輯功能和具體實(shí)現(xiàn)形式則由下一層模塊來描述。根據(jù)頻率計(jì)的系統(tǒng)原理框22 / 55 文檔可自由編輯打印圖，運(yùn)用自頂向下的設(shè)計(jì)思想，設(shè)計(jì)的系統(tǒng)頂層電路圖如圖 5.2 所示。各功能模塊采用 VHDL 語言來描述1 頂層系統(tǒng)設(shè)計(jì)VC

52、Ccp_20mINPUTVCCenableINPUTVCCinputINPUTVCCreselINPUTdelatch2.0OUTPUTshow6.0OUTPUTsel3.0OUTPUTkeycpimpdebounceinstcp_20mcp1cp2cp3dividefre4inst2resetcp3overflowlowplay03.0play13.0play23.0play33.0decimal2.0overlatchlowlatchp0latch3.0p1latch3.0p2latch3.0p3latch3.0delatch2.0frelatchinst3enablecp3inputre

53、setoverflowlowplay03.0play13.0play23.0play33.0decimal2.0fretestinst4cp1lowoverflowp03.0p13.0p23.0p33.0show6.0sel3.0displayinst1圖 5-2 電子測(cè)頻儀頂層系統(tǒng)設(shè)計(jì)圖2 測(cè)頻儀設(shè)計(jì)流程圖 根據(jù)設(shè)計(jì)要求確定初步方案，確定其設(shè)計(jì)的流程圖。 圖 5-3 電子測(cè)頻儀設(shè)計(jì)的流程圖23 / 55 文檔可自由編輯打印5.35.3 功能模塊設(shè)計(jì)功能模塊設(shè)計(jì)此電子測(cè)頻儀系統(tǒng)分為分頻模塊、防抖電路、計(jì)數(shù)模塊、鎖存器模塊和顯示模塊等幾個(gè)單元。1 分頻模塊分頻模塊對(duì)系統(tǒng)輸入的時(shí)鐘進(jìn)行分頻操作，獲

54、得一個(gè) 200Hz 的片選信號(hào)、25Hz 防抖動(dòng)電路周期信號(hào)，以及 5Hz 閘門信號(hào)。2 計(jì)數(shù)模塊計(jì)數(shù)模塊在閘門時(shí)間內(nèi)對(duì)被測(cè)信號(hào)進(jìn)行計(jì)數(shù)，并根據(jù)被測(cè)輸入信號(hào)的頻率范圍自動(dòng)切換量程，控制小數(shù)點(diǎn)顯示位置。3 鎖存器模塊數(shù)字鎖存在固定時(shí)間基準(zhǔn)的后周期開始工作，即當(dāng) 0.1S 閘門計(jì)數(shù)時(shí)間結(jié)束，閘門下降沿到來時(shí)，鎖存此時(shí)計(jì)數(shù)模塊的各項(xiàng)輸出。4 顯示模塊顯示模塊則在七段數(shù)碼管片選信號(hào)控制下，將鎖存器保存的 BCD碼數(shù)據(jù)動(dòng)態(tài)掃描、譯碼，以十進(jìn)制形式顯示。5.45.4 下面分別介紹各模塊基于下面分別介紹各模塊基于 VHDLVHDL 的設(shè)計(jì)方法的設(shè)計(jì)方法1 分頻模塊示意圖（Symbol） ，如圖 5-4 所示

55、（1）設(shè)計(jì)實(shí)體（Entity）:計(jì)數(shù)模塊取名 dividefre4; （2）端口定義（Port）:各輸入輸出引腳定義如下：cp_20m:時(shí)鐘信號(hào)輸入端cp1:片選信號(hào)輸出端cp2:防抖動(dòng)電路周期信號(hào)輸出端 cp3:閘門信號(hào)輸出端24 / 55 文檔可自由編輯打印cp_20mcp1cp2cp3dividefre4inst1圖 5-4 分頻模塊示意圖（3）設(shè)計(jì)輸出：下面即為采用 VHDL 語言編寫的分頻模塊設(shè)計(jì)文件library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_signed.all;entity dividefre4 ispo

56、rt(cp_20m:in std_logic; cp1:out std_logic; -200Hz 片選信號(hào) cp2:out std_logic; -25Hz 防抖動(dòng)電路周期信號(hào) cp3:out std_logic); -5Hz 閘門信號(hào)end dividefre4;architecture behavior of dividefre4 issignal tout:integer range 0 to 50000;signal tout1:integer range 0 to 7;signal tout2:integer range 0 to 39;signal cp_1:std_logic;

57、signal cp_2:std_logic;signal cp_3:std_logic;signal cp:std_logic;begin process(cp_20m)25 / 55 文檔可自由編輯打印 begin if(cp_20mevent and cp_20m=1)then if tout=49999 then tout=0; else tout=tout+1; end if; if tout=24999 then cp=0; else cp=1; end if; end if; end process;process(cp) begin if(cpevent and cp=1)the

58、n cp_1=not cp_1; end if; end process;process(cp_1) begin if(cp_1event and cp_1=1)then if tout1=7 then tout1=0; else tout1=tout1+1; end if; if tout1=3 then cp_2=1; elsif tout1=7 then cp_2=0;26 / 55 文檔可自由編輯打印 end if; if tout2=39 then tout2=0; else tout2=tout2+1; end if; if tout2=39 then cp_3=1; elsif

59、tout2=19 then cp_3=0; end if; end if; end process;cp1=cp_1;cp2=cp_2;cp3=cp_3;end behavior;（4）仿真效果為下圖 5-5 所示圖 5-5 分頻模塊仿真圖形2 鎖存器模塊示意圖 (1)設(shè)計(jì)實(shí)體（Entity）:計(jì)數(shù)模塊取名 frelatch;(2)斷口定義（Port）:各輸入輸出引腳定義如下;Reset:復(fù)位信號(hào)輸入端Cp3:閘門信號(hào)輸入端Overflow,low,play0,play1,play2,play3,decimal:各項(xiàng)輸入27 / 55 文檔可自由編輯打印Overlatch,lowlatch,p

60、0latch,p1latch,p2latch,p3latch,delatch:各項(xiàng)輸出端resetcp3overflowlowplay03.0play13.0play23.0play33.0decimal2.0overlatchlowlatchp0latch3.0p1latch3.0p2latch3.0p3latch3.0delatch2.0frelatchinst圖 5-6 鎖存器模塊的示意圖（3）設(shè)計(jì)輸出：下面即為采用 VHDL 語言編寫的鎖存模塊設(shè)計(jì)文件library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_signed.a