第6章 組合邏輯電路設(shè)計(jì)實(shí)踐(1)

1、數(shù)字設(shè)計(jì)原理與實(shí)踐 學(xué)習(xí)內(nèi)容 文檔標(biāo)準(zhǔn) 電路定時(shí) 組合型PLD 譯碼器 編碼器 三態(tài)器件 多路復(fù)用器 異或門(mén)和奇偶校驗(yàn)電路 比較器 加法器、減法器和ALU 作業(yè)6.19，6.20(c)，6.21，6.28，6.52，6.951、比較器與數(shù)值比較器的差異2、在超前進(jìn)位加法器中，進(jìn)位傳遞函數(shù)pi=xi+yi 而有的書(shū)中是pi=xiyi兩者的差異是印刷錯(cuò)誤嗎？ 思考 低電平有效 高電平有效DATA=(ASEL) (B SEL)乘積項(xiàng)較多的常規(guī)邏輯函數(shù)（多于PA L 1 6 L 8的7個(gè)乘積項(xiàng)）常?？梢酝ㄟ^(guò)將它們分解為4級(jí)結(jié)構(gòu)（“與-或-與-或”）來(lái)構(gòu)建，只需通過(guò)“與-或”陣列兩次就能實(shí)現(xiàn)這種4級(jí)結(jié)構(gòu)

2、例：例：F=P1+P2+P3+P4+P5+P6+P7+P8+P9=(P1 P2)+(P3 P4)+(P5 P6)+(P7 P8)+P9=(P1 P2 P3 P4)+(P5 P6 P7 P8)+P9第3級(jí)“與”第4級(jí)“或”P(pán)為一個(gè)與項(xiàng)，共9個(gè)與項(xiàng)，二級(jí)與-或Pi熔絲熔絲“或”平面第2級(jí)“與非”“與”平面第1級(jí)“與非”P(pán)1=I1 I1 I2 . I4P1= (I1 I1 I2 . I4) 第第1級(jí)級(jí)“與非與非”O(jiān)1=P1 P2 P3 P6第第2級(jí)級(jí)“與非與非” O1 =P1+P2+P3+P6第第2級(jí)級(jí)“與非與非”相當(dāng)于相當(dāng)于“或或”圖3-64 二極管與門(mén)注意：注意：P1不一定包含不一定包含I1,I

3、2,I4的全部項(xiàng)的全部項(xiàng)P1=I1 I1I2 I3I4= (I1+I1+I2+I2+I3+I3+I4+I4)P1= I1+I1+I2+I2+I3+I3+I4+I4O1=（P1 P2 P3 P4 P5 P6） =P1+P2+P3+P4+P5+P6 = (I1 I1I2 I3I4)+ (I1 I1I2 I3+(I1 I1I2 I3I4)與與-或或注意：注意：P1,P2,P6是是I1,I1,I2,.,I4的函數(shù)，但不一定包含的函數(shù)，但不一定包含I1,I1,I2,I4的全部項(xiàng)的全部項(xiàng) 負(fù)責(zé)熔解熔絲、為浮柵晶體管充電或者完成負(fù)責(zé)熔解熔絲、為浮柵晶體管充電或者完成PLD編程所需編程所需的其他一切操作。典型

4、的的其他一切操作。典型的PLD編程器包括在物理上放置待編程編程器包括在物理上放置待編程器件的一個(gè)或多個(gè)插口，還包括將所需編程模式器件的一個(gè)或多個(gè)插口，還包括將所需編程模式“下載下載”到編到編程器的方法，一般是將編程器連到程器的方法，一般是將編程器連到PC。當(dāng)N 3等于0時(shí)，使能上面的譯碼器（U 1）；當(dāng)N 3等于1時(shí)使能下面的譯碼器（U 2）。例例1、用2個(gè)3 - 8譯碼器級(jí)聯(lián)構(gòu)成一個(gè)4 - 1 6譯碼器 例2、用 74x139和74x138級(jí)聯(lián)構(gòu)建5-32譯碼器用1/2 74x139譯5位碼字的高2位，然后使能四個(gè)74x138之一來(lái)譯低3位。要處理更大的碼字，可以分級(jí)級(jí)聯(lián)二進(jìn)制譯碼器。表表5

5、-14 圖圖5-32所示的所示的3-8譯碼器譯碼器VHDL結(jié)構(gòu)程序結(jié)構(gòu)程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALLENTITY v2to4dec IS PORT(i0,i1,en:IN STD_LOGIC; y0,y1,y2,y3:OUT STD_LOGIC); END v2to4dec; ARCHITECTURE v2to4dec_s OF v2to4dec IS SIGNAL noti0,noti1:STD_LOGIC COMPONENT INV PORT (i:IN STD_LOGIC; o:OUT STD_LOGIC); END COMPONEN

6、T; COMPONENT AND3 PORT (i0,i1,i2:IN STD_LOGIC; o:OUT STD_LOGIC); END COMPONENT;BEGIN U1:INV PORT MAP (i0,noti0); U2:INV PORT MAP (i1,noti1); U3:AND3 PORT MAP (noti0,noti1,en,y0); U4:AND3 PORT MAP (i0,noti1,en,y1); U5:AND3 PORT MAP (noti0,i1,en,y2); U6:AND3 PORT MAP (i0,i1,en,y3);END v2to4dec_s;8-3編碼

7、器真值表編碼器真值表 輸入輸入輸出輸出I7 I6 I5 I4 I3 I2 I1 I0 Y2 Y1 Y00 0 0 0 0 0 0 1 0 0 00 0 0 0 0 0 1 0 0 0 10 0 0 0 0 1 0 0 0 1 00 0 0 0 1 0 0 0 0 1 10 0 0 1 0 0 0 0 1 0 00 0 1 0 0 0 0 0 1 0 10 1 0 0 0 0 0 0 1 1 01 0 0 0 0 0 0 0 1 1 1 Y0I 1I 3I 5I 7Y1I 2I 3I 6I 7Y2I 4I 5I 6I 7若是優(yōu)先編碼器則若是優(yōu)先編碼器則內(nèi)全部?jī)?nèi)全部的的“0”換成全換成全“X”，I

8、0的優(yōu)的優(yōu)先級(jí)別最高先級(jí)別最高 輸入輸入REQ31_L-REQ24_L時(shí)，時(shí)，U1有效，有效，RA4RA3=00RA2RA1RA0從從000 111；輸入輸入REQ_L23-REQ_L16時(shí)，時(shí)，EO3=0，U2有效，有效，RA4RA3=01，RA2RA1RA0從從000 111；輸入輸入REQ31_L-REQ0_L只要有一個(gè)輸入，則只要有一個(gè)輸入，則G3GS_L，G2GS_L，G1GS_L，G0GS_l總有一個(gè)有效，所以總有一個(gè)有效，所以RGS有效有效REQ0REQ1REQ2REQ29 REQ30 REQ31 RA4 RA3 RA2 RA1 RA0 X X X 1 1 0 0 0 0 0 0 X X X 1 0 1 0 0 0 0 1 X X X 0 1 1 0 0 0 1 0 0 0 1 1 1 0 1 0 0 0G3GS_L G2GS_L G1GS_L G0GS_L RA4 RA3 0 1 1 1 0 0 1 0 1 1 0 1 1 1 0 1 1 0 1 1 1 0 1 1RA4= G3GS_L G2GS_L