第5章 集成信號發(fā)生器

1、2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院1第第5章章 集成信號發(fā)生器集成信號發(fā)生器 5.1 模擬集成函數(shù)發(fā)生器模擬集成函數(shù)發(fā)生器 5.2 直接數(shù)字頻率合成技術直接數(shù)字頻率合成技術 5.3 基于基于FPGA的的DDS任意波形發(fā)生器任意波形發(fā)生器2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院25.1 模擬集成函數(shù)發(fā)生器模擬集成函數(shù)發(fā)生器5.1.1 由集成運放構(gòu)成的方波和三角波發(fā)生器由集成運放構(gòu)成的方波和三角波發(fā)生器5.1.2 由由ICL8038構(gòu)成的集成函數(shù)發(fā)生器構(gòu)成的集成函數(shù)發(fā)生器5.1.3 由由MAX038構(gòu)成的集成函數(shù)發(fā)生

2、器構(gòu)成的集成函數(shù)發(fā)生器2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院35.1.1 由集成運放構(gòu)成的方波和三角波發(fā)生器由集成運放構(gòu)成的方波和三角波發(fā)生器第一級第一級A1組成遲滯電壓比較器，輸出電壓組成遲滯電壓比較器，輸出電壓uo1為為對稱的方波信號。對稱的方波信號。圖圖5-1-1 方波和方波和三角波發(fā)生器三角波發(fā)生器第二級第二級A2組成積分器，輸出電壓組成積分器，輸出電壓uo為三角波信號。為三角波信號。 2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院4 設穩(wěn)壓值為設穩(wěn)壓值為UZ，則比較器輸出的高，則比較器輸出的高電平為電平為+UZ，

3、低電平為，低電平為- -UZ。12o1o1212RRuuuRRRR12Zo1212()RRUuRRRR 工作原理工作原理由圖可得由圖可得A1同相端的電壓為同相端的電壓為2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院5則可求得電壓比較器翻則可求得電壓比較器翻轉(zhuǎn)時的轉(zhuǎn)時的上門限電位為上門限電位為Z21mHURRE門限寬度為門限寬度為mLmHmEEE 由于此電壓比較器的由于此電壓比較器的 u 0， 令令 u 0Z212URR 下門限電位為下門限電位為 Z21mLURRE2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院6當當t = 0時，時

4、，Z21mLo)0(URREu 1o1mHZ2( )Ru tEURZ11Z412nURtUR CR反相積分器的反相積分器的輸出電壓為輸出電壓為mL0Z14o)d(1)(EtnUCRtut當當t = t1時，時，方波和三角波的方波和三角波的周期為周期為 21411222nRCRRtT 2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院7方波和三角波的方波和三角波的頻率為頻率為14124T1CRRnRf改變改變UZ可改變輸出電壓可改變輸出電壓uo1、uo的幅度；的幅度；改變改變（R1/R2）的比值可的比值可改變周期或頻率，同時改變周期或頻率，同時影響三角波輸出電壓的影響

5、三角波輸出電壓的幅度，但不影響方波輸幅度，但不影響方波輸出電壓的幅度；出電壓的幅度；改變改變n和和R4C1可改變頻可改變頻率，不影響輸出電壓率，不影響輸出電壓幅度。幅度。2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院8圖圖5-1-2 方波和三方波和三角波的輸出波形角波的輸出波形 Z21mLURRE Z21mHURRE 2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院91. ICL8038的性能特點和主要參數(shù)的性能特點和主要參數(shù)5.1.2 由由ICL8038構(gòu)成的集成函數(shù)發(fā)生器構(gòu)成的集成函數(shù)發(fā)生器 ICL8038是精密波形產(chǎn)生與壓控振

6、蕩器，是精密波形產(chǎn)生與壓控振蕩器，是一是一塊單片多種信號發(fā)生器塊單片多種信號發(fā)生器IC，它能，它能同時產(chǎn)生正弦同時產(chǎn)生正弦波、方波、三角波，波、方波、三角波，是一種性能價格比高的多是一種性能價格比高的多功能波形發(fā)生器功能波形發(fā)生器IC。 因為因為ICL8038信號發(fā)生器是單片信號發(fā)生器是單片IC，所以制作，所以制作和調(diào)試均較簡單、方便，也較為實用、可靠，和調(diào)試均較簡單、方便，也較為實用、可靠，人們常稱其為實用信號發(fā)生器。人們常稱其為實用信號發(fā)生器。2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院10ICL8038具有以下主要參數(shù)和主要特點具有以下主要參數(shù)和主要特點

7、工作頻率范圍：工作頻率范圍：0.001Hz500kHz。波形失真度：不大于波形失真度：不大于0.5。同時有三種波形輸出：正弦波、方波、三角波。同時有三種波形輸出：正弦波、方波、三角波。單電源為單電源為+10V+30V，雙電源為，雙電源為5V15V。足夠低的頻率溫漂：最大值為足夠低的頻率溫漂：最大值為50ppm/C。改變外接改變外接R、C值，可改變輸出信號頻率范圍。值，可改變輸出信號頻率范圍。外接電壓可調(diào)制或控制輸出信號頻率和占空比。外接電壓可調(diào)制或控制輸出信號頻率和占空比。使用簡單，外接元件少。使用簡單，外接元件少。2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院

8、112. ICL8038的內(nèi)部結(jié)構(gòu)和引腳排列的內(nèi)部結(jié)構(gòu)和引腳排列圖圖5-1-4 ICL8038的的 引腳排列圖引腳排列圖圖圖5-1-3 ICL8038的內(nèi)部結(jié)構(gòu)圖的內(nèi)部結(jié)構(gòu)圖2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院12ICL8038的引腳及其功能如下：的引腳及其功能如下：1腳腳SINADJ1、12腳腳SINADJ2：正弦波波形調(diào)整端。正弦波波形調(diào)整端。通常通常SINADJ1開路或接直流電壓，開路或接直流電壓，SINADJ2接電阻接電阻REXT到到V-，用以改善正弦輸出波形和減小失真。，用以改善正弦輸出波形和減小失真。 圖圖5-1-5 正弦波失真度調(diào)節(jié)電路一

9、正弦波失真度調(diào)節(jié)電路一調(diào)節(jié)調(diào)節(jié)100k 電位器電位器RP，可以將正弦波的失真度可以將正弦波的失真度減小到減小到1。 2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院13圖圖5-1-6 正弦波失真調(diào)節(jié)電路二正弦波失真調(diào)節(jié)電路二 當要求獲得接近當要求獲得接近0.5失真度的正弦波失真度的正弦波時，在時，在6腳和腳和11腳之間腳之間接兩個接兩個100k 電位器電位器RP1、RP2 。2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院14圖圖5-1-7 占空比占空比/頻率調(diào)節(jié)電路一頻率調(diào)節(jié)電路一2腳：腳：SINOUT，正，正弦波輸出。振幅為弦波輸

10、出。振幅為Usin=0.22VS3腳腳TRIOUT ： 三角波三角波輸出，幅度為輸出，幅度為0.33VS。4腳腳DFADJ1 、5腳腳DFADJ2 ：輸出信輸出信號重復頻率和占空號重復頻率和占空比調(diào)節(jié)端。比調(diào)節(jié)端。通常通常DFADJ1端接電阻端接電阻RA到到V+，DFADJ2端接電阻端接電阻RB到到V+，改變阻值可，改變阻值可調(diào)節(jié)調(diào)節(jié)頻率與占空比。頻率與占空比。 2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院15圖圖5-1-8 占空比占空比/頻率調(diào)節(jié)電路二頻率調(diào)節(jié)電路二此電路可以此電路可以獨立地獨立地調(diào)節(jié)輸出波形的上調(diào)節(jié)輸出波形的上升和下降部分。升和下降部分。

11、調(diào)節(jié)調(diào)節(jié)RP1時，時，可控制可控制三角波上升部分、正三角波上升部分、正弦波弦波270至至90部分、部分、方波的高電平部分。方波的高電平部分。 調(diào)節(jié)調(diào)節(jié)RP2時，時，則可調(diào)節(jié)輸出波形的另外一半。則可調(diào)節(jié)輸出波形的另外一半。調(diào)節(jié)時相互有影響，需反復調(diào)節(jié)幾次。調(diào)節(jié)時相互有影響，需反復調(diào)節(jié)幾次。 2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院16輸出波形頻率輸出波形頻率2121RP2RPRP1RP66. 11Cf6腳：腳：V+，正電源。，正電源。7腳：腳：FMBIAS，調(diào)頻頻偏。，調(diào)頻頻偏。 8腳：腳：FMIN，調(diào)頻電壓輸入端。，調(diào)頻電壓輸入端。 9腳：腳：SQOUT，

12、方波輸出。，方波輸出。 10腳：腳：定時電容端。定時電容端。 11腳：腳：V-，負電源端或接地。，負電源端或接地。 13腳、腳、14腳：腳：NC，空腳。，空腳。2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院17圖圖5-1-9 由由8038構(gòu)成的多功能信號發(fā)生器構(gòu)成的多功能信號發(fā)生器3. ICL8038的應用電路的應用電路2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院18圖圖5-1-10 由由ICL 8038構(gòu)成的線性壓控器電路構(gòu)成的線性壓控器電路2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院19圖圖

13、5-1-11 由由8038構(gòu)成的可編程函數(shù)發(fā)生器構(gòu)成的可編程函數(shù)發(fā)生器2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院205.1.3 由由MAX038構(gòu)成的集成函數(shù)發(fā)生器構(gòu)成的集成函數(shù)發(fā)生器 MAX038是一種單片是一種單片高精度高頻函數(shù)發(fā)生器，高精度高頻函數(shù)發(fā)生器，輸輸出信號頻率范圍是出信號頻率范圍是0.1Hz20MHz，最高達最高達40MHz。用用MAX038構(gòu)成的電路可產(chǎn)生構(gòu)成的電路可產(chǎn)生高頻的正弦波、矩形高頻的正弦波、矩形波、三角波，波、三角波，輸出波形具有較好高頻特性。輸出波形具有較好高頻特性。1. MAX038的內(nèi)部結(jié)構(gòu)和引腳功能的內(nèi)部結(jié)構(gòu)和引腳功能

14、由振蕩器、振蕩頻率控制器、由振蕩器、振蕩頻率控制器、2.50V基準電壓基準電壓源、正弦波合成器、電壓比較器、相位比較器、源、正弦波合成器、電壓比較器、相位比較器、多路模擬開關和放大器等部分組成。多路模擬開關和放大器等部分組成。2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院21圖圖5-1-12 MAX038的內(nèi)部結(jié)構(gòu)圖的內(nèi)部結(jié)構(gòu)圖圖圖5-1-13 MAX038 的引腳排列的引腳排列 2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院22MAX038的引腳及其功能的引腳及其功能 1腳：腳：REF，參考電源。，參考電源。 2腳、腳、6腳、腳

15、、9腳、腳、11腳、腳、18腳：腳：GND，模擬地。，模擬地。 3腳：腳：AO，波形設定端，見表，波形設定端，見表5-1-1。 4腳：腳：AI，波形設定端，見表，波形設定端，見表5-1-1。 5腳：腳：COSC，外接振蕩電容端。，外接振蕩電容端。表表5-1-1 輸出波形設置方法輸出波形設置方法AOAI波形波形1正弦波正弦波00矩形波矩形波10三角波三角波2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院23 8腳：腳：FADJ，頻率調(diào)節(jié)端。，頻率調(diào)節(jié)端。 10腳：腳：IIN，振蕩頻率控制器的電流輸入端。，振蕩頻率控制器的電流輸入端。 12腳：腳：PDO，相位比較器的

16、輸出端。，相位比較器的輸出端。 13腳：腳：PDI，相位比較器的輸入端。，相位比較器的輸入端。 16腳：腳：DV+，數(shù)字電路的，數(shù)字電路的+5V電源端。電源端。 14腳：腳：SYNC，同步輸出端。，同步輸出端。 15腳：腳：DGND，數(shù)字地端。，數(shù)字地端。 17腳：腳：V+，正電源端。，正電源端。 19腳：腳：OUT，波形輸出端。，波形輸出端。 20腳：腳：V-，負電源端。，負電源端。 7腳：腳：DADJ，占空比調(diào)節(jié)端。，占空比調(diào)節(jié)端。2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院242. MAX038的應用電路的應用電路 圖圖5-1-14 MAX038的應用電

17、路的應用電路19腳是波形輸出端。腳是波形輸出端。 利用恒定電流向利用恒定電流向CF充電和放電，形成充電和放電，形成振蕩，產(chǎn)生三角波振蕩，產(chǎn)生三角波和矩形波。和矩形波。 RP1的作用是調(diào)節(jié)的作用是調(diào)節(jié)振蕩頻率。振蕩頻率。RP2是調(diào)節(jié)占空比。是調(diào)節(jié)占空比。 2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院25圖圖5-1-15 5Hz5MHz函數(shù)發(fā)生器函數(shù)發(fā)生器2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院26 此此電路特點電路特點是外圍元件少，功能多，可調(diào)元是外圍元件少，功能多，可調(diào)元件少，工作穩(wěn)定可靠。件少，工作穩(wěn)定可靠。電路可根據(jù)需

18、要從方波、正弦波和三角波中任選。電路可根據(jù)需要從方波、正弦波和三角波中任選。MAX038專用函數(shù)發(fā)生器，通過專用函數(shù)發(fā)生器，通過電流輸入端電流輸入端IIN的的大小設定振蕩頻率，用電阻把基準電壓變換成電流，大小設定振蕩頻率，用電阻把基準電壓變換成電流，用流經(jīng)用流經(jīng)FADJ端的電流微調(diào)頻率。端的電流微調(diào)頻率。C1C6是定時電容，是定時電容，RP1電位器是用于設定頻率。電位器是用于設定頻率。5MHz屬于高頻信號，為了減小連線分布電容對工屬于高頻信號，為了減小連線分布電容對工作電容的影響，增加了一個作電容的影響，增加了一個50pF的的CTC半可變電容半可變電容與與75pF工作電容并聯(lián)，以對高頻進行校準

19、。工作電容并聯(lián)，以對高頻進行校準。2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院275.2 直接數(shù)字頻率合成技術直接數(shù)字頻率合成技術5.2.1 DDS的基本原理的基本原理 5.2.2 DDS的基本參數(shù)計算公式的基本參數(shù)計算公式 5.2.3 DDS各部分的具體參數(shù)各部分的具體參數(shù) 5.2.4 DDS芯片芯片AD9852 5.2.5 由由AD9852構(gòu)成的信號發(fā)生器構(gòu)成的信號發(fā)生器 2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院285.2.1 DDS的基本原理的基本原理 頻率合成技術包括傳統(tǒng)的直接頻率合成頻率合成技術包括傳統(tǒng)的直接頻率

20、合成(DS)、鎖相環(huán)間接頻率合成鎖相環(huán)間接頻率合成(PLL)和直接數(shù)字頻率合和直接數(shù)字頻率合(Direct Digital Frequency Synthesis-DDFS，簡，簡稱稱DDS)。 鎖相環(huán)是一種反饋控制電路，其特點是：利用鎖相環(huán)是一種反饋控制電路，其特點是：利用外部輸入的參考信號控制環(huán)路內(nèi)部振蕩信號的外部輸入的參考信號控制環(huán)路內(nèi)部振蕩信號的頻率和相位。因鎖相環(huán)可以實現(xiàn)輸出信號頻率頻率和相位。因鎖相環(huán)可以實現(xiàn)輸出信號頻率對輸入信號頻率的自動跟蹤，所以鎖相環(huán)通常對輸入信號頻率的自動跟蹤，所以鎖相環(huán)通常用于閉環(huán)跟蹤電路。用于閉環(huán)跟蹤電路。2021年11月20日星期六集成電路原理及應用

21、山東理工大學電氣與電子工程學院29 鎖相環(huán)通常由鑒相器鎖相環(huán)通常由鑒相器(PD)、環(huán)路濾波器、環(huán)路濾波器(LF)和壓和壓控振蕩器控振蕩器(VCO)三部分組成。三部分組成。 鎖相環(huán)中的鑒相器又稱為相位比較器，它的作用鎖相環(huán)中的鑒相器又稱為相位比較器，它的作用是檢測輸入信號和輸出信號的相位差，并將檢測是檢測輸入信號和輸出信號的相位差，并將檢測出的相位差信號轉(zhuǎn)換成出的相位差信號轉(zhuǎn)換成UD(t)電壓信號輸出，該信電壓信號輸出，該信號經(jīng)低通濾波器濾波后形成壓控振蕩器的控制電號經(jīng)低通濾波器濾波后形成壓控振蕩器的控制電壓壓UC(t)，對振蕩器輸出信號的頻率實施控制。，對振蕩器輸出信號的頻率實施控制。2021

22、年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院305.2.1 DDS的基本原理的基本原理 DDS中相位累加器可在每一個時鐘周中相位累加器可在每一個時鐘周期來臨時將頻率控制字期來臨時將頻率控制字(TUNING WORD)所決定的相位量所決定的相位量M累加一次，累加一次， 如果記數(shù)大于如果記數(shù)大于2N，則自動溢出，而只保留后面的，則自動溢出，而只保留后面的N位數(shù)字于累加器中。正弦查詢表位數(shù)字于累加器中。正弦查詢表ROM用于實現(xiàn)從相用于實現(xiàn)從相位累加器輸出的相位值到正弦幅度值的轉(zhuǎn)換，然后位累加器輸出的相位值到正弦幅度值的轉(zhuǎn)換，然后送到送到DAC中將正弦幅度值的數(shù)字量轉(zhuǎn)變?yōu)槟M

23、量，中將正弦幅度值的數(shù)字量轉(zhuǎn)變?yōu)槟M量，最后通過濾波器輸出一個很純凈的正弦波信號。最后通過濾波器輸出一個很純凈的正弦波信號。 2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院315.2.2 DDS的基本參數(shù)計算公式的基本參數(shù)計算公式 由于相位累加器是由于相位累加器是N比特的模比特的模2加法器，正弦查詢加法器，正弦查詢表表ROM中存儲一個周期的正弦波幅度量化數(shù)據(jù)，中存儲一個周期的正弦波幅度量化數(shù)據(jù)，所以頻率控制字所以頻率控制字M取最小值取最小值1時，每時，每 2N個時鐘周個時鐘周期輸出一個周期的正弦波。所以此時有：期輸出一個周期的正弦波。所以此時有：Nff2c0式中

24、：式中：f0為輸出信號的頻率；為輸出信號的頻率；fc為時鐘頻率；為時鐘頻率；N為累加器的位數(shù)。為累加器的位數(shù)。 2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院32 更一般的情況，頻率控制字是更一般的情況，頻率控制字是M時，每時，每(2N/M)個個時鐘周期輸出一個周期的正弦波。所以此時有：時鐘周期輸出一個周期的正弦波。所以此時有：co2NMffNff2cmin0為為DDS系統(tǒng)最基本的公式之一系統(tǒng)最基本的公式之一由此得輸出信號的最小頻率由此得輸出信號的最小頻率(分辨率分辨率)為：為：NcfMf2maxmax0輸出信號的最大頻率為：輸出信號的最大頻率為：max2MkN

25、DAC 每信號周期輸出的最少點數(shù)為：每信號周期輸出的最少點數(shù)為：N 比較大時，對于很大范圍內(nèi)的比較大時，對于很大范圍內(nèi)的 M 值，值，DDS系統(tǒng)系統(tǒng)都可以在一個周期內(nèi)輸出足夠的點，保證輸出波都可以在一個周期內(nèi)輸出足夠的點，保證輸出波形失真很小。形失真很小。2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院335.2.3 DDS各部分的具體參數(shù)各部分的具體參數(shù) 相位累加器的位數(shù)相位累加器的位數(shù)N、數(shù)模轉(zhuǎn)換比特數(shù)、數(shù)模轉(zhuǎn)換比特數(shù)n、時、時鐘頻率鐘頻率fc及其穩(wěn)定度、低通濾波器及其穩(wěn)定度、低通濾波器(LPF)的特性等的特性等是決定是決定DDS系統(tǒng)指標的重要參數(shù)。系統(tǒng)指標的

26、重要參數(shù)。 如果要求如果要求DDS的輸出頻率范圍為的輸出頻率范圍為fominfomax，則則fc應大于應大于 fomax的的2倍，這是由倍，這是由Nyquist定理決定的。定理決定的。為了使輸出波形更好，同時減少對低通濾波器的為了使輸出波形更好，同時減少對低通濾波器的參數(shù)要求，一般參數(shù)要求，一般fc至少取至少取fomax的的4倍以上。倍以上。 相位累加器的位數(shù)相位累加器的位數(shù)N ：)(lnominc2ffN 2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院345.2.4 DDS芯片芯片AD9852 AD9852具有頻率轉(zhuǎn)化速度快、頻譜純度高、具有頻率轉(zhuǎn)化速度快、頻

27、譜純度高、工作溫度范圍寬、集成度高等特點。其工作電壓工作溫度范圍寬、集成度高等特點。其工作電壓為為3.3V，片內(nèi)有，片內(nèi)有420倍可編程時鐘乘法電路，系倍可編程時鐘乘法電路，系統(tǒng)最高時鐘可達統(tǒng)最高時鐘可達300MHz，輸出頻率可達，輸出頻率可達120MHz，頻率轉(zhuǎn)化速度小于頻率轉(zhuǎn)化速度小于1 s。內(nèi)部有。內(nèi)部有12位位D/A轉(zhuǎn)化器、轉(zhuǎn)化器、48位可編程頻率寄存器和位可編程頻率寄存器和14位可編程相位寄存器，位可編程相位寄存器，具有具有12位振幅調(diào)諧功能，能產(chǎn)生頻率、相位、幅位振幅調(diào)諧功能，能產(chǎn)生頻率、相位、幅度可編程控制的高穩(wěn)定模擬信號。度可編程控制的高穩(wěn)定模擬信號。2021年11月20日星期

28、六集成電路原理及應用 山東理工大學電氣與電子工程學院352021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院36AD9852的引腳定義的引腳定義引腳引腳 名稱名稱 描述描述 18 D7D0 8位雙向并行編程數(shù)據(jù)輸入，只能位雙向并行編程數(shù)據(jù)輸入，只能用于并行編程模式用于并行編程模式9,10,23,24,25,73,74,79,80 DVDD 3.3V數(shù)字電源數(shù)字電源 11,12,26,27,28,72,7578 DGND 數(shù)字地數(shù)字地 13,35,57,58,63 NC 不連接不連接 1416 A5A3 對寄存器編程的并行地址輸入端對寄存器編程的并行地址輸入端（6位地址

29、輸入端位地址輸入端A5:A0的一部的一部分），只能用于并行編程模式分），只能用于并行編程模式 2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院3717A2/IO RESET 對寄存器編程的并行地址輸入端（對寄存器編程的并行地址輸入端（6位地址輸位地址輸入端入端A5:A0的一部分）的一部分）/IO RESET。A2僅被僅被用于并行編程模式。當選擇串行模式時用于并行編程模式。當選擇串行模式時IO RESET有效，當由于錯誤的編程協(xié)議引起無有效，當由于錯誤的編程協(xié)議引起無應答反應時，可以復位串行通信總線。在這應答反應時，可以復位串行通信總線。在這種方式下復位串行總線不會

30、影響其他的設置種方式下復位串行總線不會影響其他的設置和默認值。高電平有效。和默認值。高電平有效。 18A1/SDO 對寄存器編程的并行地址輸入端（對寄存器編程的并行地址輸入端（6位地址輸位地址輸入端入端A5:A0的一部分）的一部分）/單向串行數(shù)據(jù)輸出端。單向串行數(shù)據(jù)輸出端。A1僅應用在并行程序模式下。在串行模式下僅應用在并行程序模式下。在串行模式下SDO用于用于3線串行通信模式線串行通信模式 19A0/SDIO 對寄存器編程的并行地址輸入端（對寄存器編程的并行地址輸入端（6位地址輸位地址輸入端入端A5:A0的一部分）的一部分）/雙向串行數(shù)據(jù)輸入雙向串行數(shù)據(jù)輸入/輸輸出端。出端。A0僅應用在并行

31、編程模式下。僅應用在并行編程模式下。SDIO用用于于2線串行通信模式線串行通信模式 2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院3820I/O UD CLK 雙向雙向I/O更新時鐘。在控制寄存器里設定更新時鐘。在控制寄存器里設定方向。如果選擇輸入，時鐘上升沿把方向。如果選擇輸入，時鐘上升沿把I/O緩沖器內(nèi)的數(shù)據(jù)傳輸?shù)匠绦蚣拇嫫髦?。如緩沖器內(nèi)的數(shù)據(jù)傳輸?shù)匠绦蚣拇嫫髦小Ｈ绻x擇輸出果選擇輸出(缺省缺省)，持續(xù)，持續(xù)8個系統(tǒng)時鐘周期個系統(tǒng)時鐘周期的輸出脈沖（由低到高）表明已經(jīng)發(fā)生內(nèi)的輸出脈沖（由低到高）表明已經(jīng)發(fā)生內(nèi)部頻率更新部頻率更新 21WR/SCLK寫并行數(shù)據(jù)

32、到寫并行數(shù)據(jù)到I/O口緩沖器，與口緩沖器，與SCLK復用復用此端口。串行時鐘信號與串行總線相關聯(lián)，此端口。串行時鐘信號與串行總線相關聯(lián)，時鐘上升沿記錄數(shù)據(jù)。當選擇并行模式時時鐘上升沿記錄數(shù)據(jù)。當選擇并行模式時WR起作用。該引腳的模式依賴于引腳起作用。該引腳的模式依賴于引腳70的狀態(tài)的狀態(tài)(S/P SELECT) 22RD/CS 從程序寄存器中讀取數(shù)據(jù)，與從程序寄存器中讀取數(shù)據(jù)，與CS復用此端復用此端口。片選信號與串行總線關聯(lián)，低電平有口。片選信號與串行總線關聯(lián)，低電平有效。當選擇并行模式時效。當選擇并行模式時RD起作用起作用 2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電

33、子工程學院3929FSK/BPSK/HOLD 多功能引腳。功能由程序控制寄存器選多功能引腳。功能由程序控制寄存器選擇的操作模式?jīng)Q定。若選擇擇的操作模式?jīng)Q定。若選擇FSK模式，模式，邏輯低選擇邏輯低選擇F1，邏輯高選擇，邏輯高選擇F2。若選擇。若選擇BPSK模式，邏輯低選擇相位模式，邏輯低選擇相位1，邏輯高，邏輯高選擇相位選擇相位2。在。在CHIRP模式下，邏輯高模式下，邏輯高激活保持功能，使頻率累加器保持在當激活保持功能，使頻率累加器保持在當前位置，邏輯低時恢復或開始累加前位置，邏輯低時恢復或開始累加 30OSK 輸出波形鍵。必需首先在程序控制寄存輸出波形鍵。必需首先在程序控制寄存器中設定此引

34、腳。邏輯高使輸出的余弦器中設定此引腳。邏輯高使輸出的余弦波形以設定的頻率，從波形以設定的頻率，從0刻度到滿刻度變刻度到滿刻度變化。邏輯低使輸出的余弦波形以設定的化。邏輯低使輸出的余弦波形以設定的頻率，從滿刻度到頻率，從滿刻度到0刻度變化刻度變化 31,32,37,38,44,50,54,60,65 AVDD 3.3V模擬電源模擬電源 33,34,39,40,41,45,46,47,53,59,62,66,67 AGND 模擬地模擬地 2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院4036VOUT 內(nèi)部高速比較器的非反向輸出端。被設計驅(qū)動內(nèi)部高速比較器的非反向輸出

35、端。被設計驅(qū)動10dBm和和50歐標準歐標準CMOS負載。負載。 42VINP 正電壓輸入。內(nèi)部高速比較器的非反向輸入端。正電壓輸入。內(nèi)部高速比較器的非反向輸入端。 43VINN 負電壓輸入。內(nèi)部高速比較器的反向輸入端。負電壓輸入。內(nèi)部高速比較器的反向輸入端。 48IOUT1 余弦余弦DAC的單極電流輸出。的單極電流輸出。 49IOUT1 互補余弦互補余弦DAC的單極電流輸出。的單極電流輸出。 51IOUT2 互補余弦互補余弦DAC的單極電流輸出。的單極電流輸出。 52IOUT2 余弦余弦DAC的單極電流輸出。的單極電流輸出。 55DACBP 為兩個為兩個DAC公用旁路電容連接引腳。在這個引腳

36、和公用旁路電容連接引腳。在這個引腳和AVDD間接間接0.01uf電容可以改善諧波畸變和電容可以改善諧波畸變和SFDR。允許不連接，。允許不連接，但在但在SFDR下會引起輕微的降低下會引起輕微的降低 56DAC Rset 為兩個為兩個DAC公用連接引腳。用于設定滿刻度輸出電流值。公用連接引腳。用于設定滿刻度輸出電流值。Rset=39.9/Iout。范圍從。范圍從8k (5mA)到到2k (20mA) 2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院4161PLL FITER 濾波器濾波器 64DIFF CLK ENABLE REFCLK差分使能端。高電平使能差分時鐘

37、輸入，差分使能端。高電平使能差分時鐘輸入，REFCLK和和 68差分時鐘信號中的一個（相移）。當單端時鐘模式時，差分時鐘信號中的一個（相移）。當單端時鐘模式時，此引腳應該設為高電平或低電平。此引腳應該設為高電平或低電平。 69REFCLK 單端參考輸入時鐘或差分時鐘信號中的一個。在差分單端參考輸入時鐘或差分時鐘信號中的一個。在差分參考時鐘模式，兩個輸入可以是參考時鐘模式，兩個輸入可以是CMOS邏輯電平或高邏輯電平或高于以于以1.6v直流為中心，直流為中心，400mVp-p的方波或正弦波的方波或正弦波 70S/P SELECT 串行模式和并行模式選擇端串行模式和并行模式選擇端 71MASTER

38、RESET 初始化串行初始化串行/并行程序總線，并設置控制寄存器到由并行程序總線，并設置控制寄存器到由缺省值定義的空閑狀態(tài)。邏輯高有效。上電啟動時，缺省值定義的空閑狀態(tài)。邏輯高有效。上電啟動時，必需對該引腳進行正確的操作必需對該引腳進行正確的操作 REFCLKREFCLK2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院425.2.5 由由AD9852構(gòu)成的信號發(fā)生器構(gòu)成的信號發(fā)生器 該系統(tǒng)中，由該系統(tǒng)中，由TMS320LF2407作控制器，采取作控制器，采取串口連接方式，利用串口連接方式，利用TMSLF2407A片內(nèi)的串行外片內(nèi)的串行外設接口設接口(SPI)控制控

39、制AD9852，通過，通過5個端口即可實現(xiàn)個端口即可實現(xiàn)串行數(shù)據(jù)的傳輸控制。串行數(shù)據(jù)的傳輸控制。2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院43 RD/CS是復用信號，在串行工作狀態(tài)下是復用信號，在串行工作狀態(tài)下CS作作為為AD9852串行總線的片選信號，串行總線的片選信號，I/O RESET是串是串口總線復位信號，口總線復位信號，SCLK是串口時鐘信號，系統(tǒng)是串口時鐘信號，系統(tǒng)采用的是采用的是2線串口通信模式，使用線串口通信模式，使用SDIO端口進行端口進行雙向輸入輸出操作，雙向輸入輸出操作，I/O UD是更新時鐘信號。是更新時鐘信號。2021年11月20日

40、星期六集成電路原理及應用 山東理工大學電氣與電子工程學院44 SCLK的前的前8個上升沿對應于指令周期，在指令周個上升沿對應于指令周期，在指令周期中，用戶向期中，用戶向AD9852的串口控制器發(fā)送命令字來的串口控制器發(fā)送命令字來控制，隨后進行的是串行數(shù)據(jù)傳輸。控制，隨后進行的是串行數(shù)據(jù)傳輸。 數(shù)據(jù)傳輸周期從數(shù)據(jù)傳輸周期從SCLK的第的第9個上升沿開始，輸入個上升沿開始，輸入數(shù)據(jù)在時鐘上升沿寫入，輸出的數(shù)據(jù)則在時鐘的數(shù)據(jù)在時鐘上升沿寫入，輸出的數(shù)據(jù)則在時鐘的下降沿讀出。由串口傳送的數(shù)據(jù)首先被寫入下降沿讀出。由串口傳送的數(shù)據(jù)首先被寫入I/O緩緩存寄存器中，當系統(tǒng)接收到有效的更新信號時，存寄存器中，當系統(tǒng)接收到有效的更新信號時，才將這些數(shù)據(jù)寫入內(nèi)部控制寄存器組，完成相應才將這些數(shù)據(jù)寫入內(nèi)部控制寄存器組，完成相應的功能。的功能。AD9852的串行通信周期分為的串行通信周期分為2個階段個階段2021年11月20日星期六集成電路原理及應用 山東理工大學電氣與電子工程學院45給系統(tǒng)上電，由給系統(tǒng)上電，由DSP向向AD9852發(fā)出復位信號，此發(fā)出復位信號，此信號需要至少保持信號需要至少保持10個參考時鐘周期的高電平個參考時鐘周期的高電平將將S/P SELECT置置0，選擇串行數(shù)據(jù)輸入方式，選擇串行數(shù)據(jù)輸入方式給給AD9852發(fā)送控制字，使發(fā)送控制字，使AD9852工作