第5章 基本邏輯電路設(shè)計(jì)

1、FPGA-CPLDFPGA-CPLD原理及應(yīng)用原理及應(yīng)用 FPGA-CPLD原理及應(yīng)用 第5章 基本邏輯電路設(shè)計(jì)第5章 基本邏輯電路設(shè)計(jì)FPGA-CPLD原理及應(yīng)用 第5章 基本邏輯電路設(shè)計(jì)5.1.1 門(mén)電路設(shè)計(jì)FPGA-CPLD原理及應(yīng)用 第5章 基本邏輯電路設(shè)計(jì)5.4 設(shè)計(jì)實(shí)例：交通信號(hào)燈控制器設(shè)計(jì)FPGA-CPLD原理及應(yīng)用 第5章 基本邏輯電路設(shè)計(jì)支干道 主干道FPGA-CPLD原理及應(yīng)用 第5章 基本邏輯電路設(shè)計(jì) 設(shè)計(jì)并實(shí)現(xiàn)一十字路口的紅、綠、黃三色交通燈控制與顯設(shè)計(jì)并實(shí)現(xiàn)一十字路口的紅、綠、黃三色交通燈控制與顯示電路，即每個(gè)路口設(shè)置一組紅、黃、綠交通燈。示電路，即每個(gè)路口設(shè)置一組紅

2、、黃、綠交通燈。問(wèn)題描述FPGA-CPLD原理及應(yīng)用 第5章 基本邏輯電路設(shè)計(jì)1定義交通燈的狀態(tài)，確定狀態(tài)表；定義交通燈的狀態(tài)，確定狀態(tài)表；狀態(tài)東西方向 南北方向 時(shí)間( (s s) )S S0 0綠燈亮紅燈亮TeS S1 1黃燈亮紅燈亮TyS S2 2紅燈亮綠燈亮TsS S3 3紅燈亮黃燈亮Ty設(shè)計(jì)思路FPGA-CPLD原理及應(yīng)用 第5章 基本邏輯電路設(shè)計(jì)實(shí)例1. 交通燈控制器 設(shè)計(jì)要求 設(shè)計(jì)方案 各模塊電路設(shè)計(jì)及程序 頂層原理圖電路設(shè)計(jì) 仿真結(jié)果FPGA-CPLD原理及應(yīng)用 第5章 基本邏輯電路設(shè)計(jì)十字路口交通燈模塊SNG/EWRSNY/EWRSNR/EWYSNR/EWG南北干道通行東西干

3、道停止黃燈等待南北干道停止東西干道通行黃燈等待FPGA-CPLD原理及應(yīng)用 第5章 基本邏輯電路設(shè)計(jì)十字路口交通燈模塊計(jì)時(shí)模塊狀態(tài)轉(zhuǎn)換模塊顯示模塊FPGA-CPLD原理及應(yīng)用 第5章 基本邏輯電路設(shè)計(jì)層次化（交通燈）FPGA-CPLD原理及應(yīng)用 第5章 基本邏輯電路設(shè)計(jì) 交通控制燈各模塊電路的設(shè)計(jì) 1. 控制模塊ctrl 2. 時(shí)鐘分頻模塊 3. 分位電路模塊 4. 數(shù)碼管動(dòng)態(tài)掃描顯示模塊FPGA-CPLD原理及應(yīng)用 第5章 基本邏輯電路設(shè)計(jì)1基本功能基本功能2擴(kuò)展功能擴(kuò)展功能（1）特殊狀態(tài)控制功能）特殊狀態(tài)控制功能 特殊狀態(tài)如緊急車(chē)輛隨時(shí)通行功能受一開(kāi)關(guān)控制，無(wú)特殊狀態(tài)如緊急車(chē)輛隨時(shí)通行功能

4、受一開(kāi)關(guān)控制，無(wú)急車(chē)時(shí)，信號(hào)燈按正常時(shí)序控制。有急車(chē)來(lái)時(shí)，將特殊狀急車(chē)時(shí)，信號(hào)燈按正常時(shí)序控制。有急車(chē)來(lái)時(shí)，將特殊狀態(tài)開(kāi)關(guān)按下，不管原來(lái)信號(hào)燈的狀態(tài)如何，一律強(qiáng)制讓兩態(tài)開(kāi)關(guān)按下，不管原來(lái)信號(hào)燈的狀態(tài)如何，一律強(qiáng)制讓兩個(gè)方向的紅燈同時(shí)點(diǎn)亮，禁止其它車(chē)輛通行，同時(shí)計(jì)時(shí)停個(gè)方向的紅燈同時(shí)點(diǎn)亮，禁止其它車(chē)輛通行，同時(shí)計(jì)時(shí)停止；特殊狀態(tài)結(jié)束后，恢復(fù)原來(lái)狀態(tài)繼續(xù)運(yùn)行。止；特殊狀態(tài)結(jié)束后，恢復(fù)原來(lái)狀態(tài)繼續(xù)運(yùn)行。（2）信號(hào)燈點(diǎn)亮?xí)r間預(yù)置功能）信號(hào)燈點(diǎn)亮?xí)r間預(yù)置功能 控制電路在任何時(shí)候可根據(jù)實(shí)際情況修改信號(hào)燈點(diǎn)亮控制電路在任何時(shí)候可根據(jù)實(shí)際情況修改信號(hào)燈點(diǎn)亮?xí)r間。時(shí)間。功能分析FPGA-CPLD原理及應(yīng)用 第5

5、章 基本邏輯電路設(shè)計(jì)程序設(shè)計(jì)思路 在進(jìn)程中利用自定義數(shù)據(jù)類(lèi)型定義交通燈的在進(jìn)程中利用自定義數(shù)據(jù)類(lèi)型定義交通燈的4個(gè)狀態(tài)，個(gè)狀態(tài)，根據(jù)東西、南北方向的時(shí)間計(jì)數(shù)器的計(jì)數(shù)結(jié)果利用根據(jù)東西、南北方向的時(shí)間計(jì)數(shù)器的計(jì)數(shù)結(jié)果利用CASE語(yǔ)句實(shí)現(xiàn)語(yǔ)句實(shí)現(xiàn)4個(gè)狀態(tài)的轉(zhuǎn)換，在每一個(gè)狀態(tài)中利用內(nèi)個(gè)狀態(tài)的轉(zhuǎn)換，在每一個(gè)狀態(tài)中利用內(nèi)部信號(hào)傳遞實(shí)現(xiàn)對(duì)紅黃綠燈的顯示控制。部信號(hào)傳遞實(shí)現(xiàn)對(duì)紅黃綠燈的顯示控制。1狀態(tài)轉(zhuǎn)換的實(shí)現(xiàn)狀態(tài)轉(zhuǎn)換的實(shí)現(xiàn)FPGA-CPLD原理及應(yīng)用 第5章 基本邏輯電路設(shè)計(jì)FSM設(shè)計(jì)方法 分析控制器設(shè)計(jì)指標(biāo)，建立系統(tǒng)算法模型，即狀態(tài)轉(zhuǎn)換圖； 分析被控對(duì)象的時(shí)序，確定控制器的有限狀態(tài)機(jī)的各個(gè)狀態(tài)及輸入、輸出

6、條件； 應(yīng)用VHDL語(yǔ)言完成狀態(tài)機(jī)的描述。FPGA-CPLD原理及應(yīng)用 第5章 基本邏輯電路設(shè)計(jì)FSM分類(lèi) Moore型：輸出信號(hào)僅與現(xiàn)態(tài)相關(guān) Mealy型：輸出信號(hào)與現(xiàn)態(tài)和輸入相關(guān)DFFsOutputComb. LogicFeedbackComb. LogicDFFsOutputComb. LogicFeedbackComb. LogicMooreMealy現(xiàn)態(tài)次態(tài)輸入輸出現(xiàn)態(tài)次態(tài)輸出輸入FPGA-CPLD原理及應(yīng)用 第5章 基本邏輯電路設(shè)計(jì)FPGA-CPLD原理及應(yīng)用 第5章 基本邏輯電路設(shè)計(jì)FSM 構(gòu)成FSM用來(lái)解決一般時(shí)序邏輯電路問(wèn)題，包括同步/異步時(shí)序邏輯 狀態(tài)寄存器 當(dāng)前狀態(tài)（現(xiàn)態(tài)

7、）寄存器 組合邏輯電路 下一狀態(tài)（次態(tài)）組合邏輯 輸出組合邏輯Moore和和Mealy狀態(tài)機(jī)描述的區(qū)別就在于狀態(tài)機(jī)描述的區(qū)別就在于輸出邏輯輸出邏輯進(jìn)程進(jìn)程FPGA-CPLD原理及應(yīng)用 第5章 基本邏輯電路設(shè)計(jì)vhdl語(yǔ)言描述FSM的建立過(guò)程定義狀態(tài)機(jī)的狀態(tài)定義狀態(tài)變量描述狀態(tài)機(jī)的進(jìn)程FPGA-CPLD原理及應(yīng)用 第5章 基本邏輯電路設(shè)計(jì)定義狀態(tài)機(jī)的狀態(tài) 在使用狀態(tài)機(jī)之前應(yīng)該定義狀態(tài)變量的枚舉類(lèi)型，可以定義在狀態(tài)機(jī)描述的源文件中，或者是專(zhuān)門(mén)的程序包中。 例子： TYPE state IS （state1，state2）；交通燈 type color is(greenred,yellowred,r

8、edgreen,redyellow); FPGA-CPLD原理及應(yīng)用 第5章 基本邏輯電路設(shè)計(jì)定義狀態(tài)變量u定義兩個(gè)狀態(tài)機(jī)變量：當(dāng)前狀態(tài)和次態(tài)，其中當(dāng)前狀態(tài)描述的是一組寄存器，而下?tīng)顟B(tài)描述的是組合邏輯。u例： signal current_state:state; signal next_state:state;交通燈： signal current_state:color:=redgreen; signal next_state:color;FPGA-CPLD原理及應(yīng)用 第5章 基本邏輯電路設(shè)計(jì)描述狀態(tài)機(jī)的進(jìn)程狀態(tài)機(jī)的描述方式： 三進(jìn)程、二進(jìn)程、單進(jìn)程(本實(shí)驗(yàn)采用)一般采用三個(gè)進(jìn)程來(lái)描述狀態(tài)

9、機(jī) 描述狀態(tài)機(jī)寄存器的時(shí)序進(jìn)程 描述次態(tài)產(chǎn)生邏輯的組合邏輯進(jìn)程 描述輸出組合邏輯進(jìn)程FPGA-CPLD原理及應(yīng)用 第5章 基本邏輯電路設(shè)計(jì)狀態(tài)機(jī)寄存器的時(shí)序進(jìn)程process(reset,clk) begin if reset=1 then current_state=初始狀態(tài)； else rising_edge(clk) then current_state=next_state; end if;end process;一定要有復(fù)位信號(hào)，否則狀態(tài)機(jī)處于隨機(jī)狀態(tài)，無(wú)法開(kāi)始正常一定要有復(fù)位信號(hào)，否則狀態(tài)機(jī)處于隨機(jī)狀態(tài)，無(wú)法開(kāi)始正常工作工作FPGA-CPLD原理及應(yīng)用 第5章 基本邏輯電路設(shè)計(jì)次態(tài)

10、轉(zhuǎn)移邏輯進(jìn)程process(current_state,其他輸入信號(hào)) begin next_state . next_state . next_state=某個(gè)狀態(tài); . end case;end process;狀態(tài)轉(zhuǎn)換的條件狀態(tài)的表現(xiàn)FPGA-CPLD原理及應(yīng)用 第5章 基本邏輯電路設(shè)計(jì) 次態(tài)轉(zhuǎn)移邏輯進(jìn)程 在case語(yǔ)句之前，給nenxt_state賦一個(gè)缺省值： next_state -the normal stagecase temp_color isStageControl.VHD狀態(tài)控制模塊本模塊是單進(jìn)程模式，可改寫(xiě)為三進(jìn)程模式FPGA-CPLD原理及應(yīng)用 第5章 基本邏輯電路設(shè)

11、計(jì)when greenred= -initial stagetempr=1100;tempg=0011;tempytemp_h=0000;temp_l=1001;stagechangecase temp_l is其中一個(gè)狀態(tài)的程序其他以此類(lèi)推其中一個(gè)狀態(tài)的程序其他以此類(lèi)推紅黃綠燈的亮滅紅黃綠燈亮滅的時(shí)間Case:判斷狀態(tài)的轉(zhuǎn)換還是保持FPGA-CPLD原理及應(yīng)用 第5章 基本邏輯電路設(shè)計(jì) when 0000= temp_l=1001; temp_h case temp_h is when 0000 = temp_h=0000; temp_l=0000; stagechange=0; temp_

12、color temp_l temp_l=temp_l-1;end case; end case;其中一個(gè)狀態(tài)的程序其他以此類(lèi)推其中一個(gè)狀態(tài)的程序其他以此類(lèi)推下一個(gè)狀態(tài)Case:處于保持狀態(tài)時(shí)時(shí)間的 遞減FPGA-CPLD原理及應(yīng)用 第5章 基本邏輯電路設(shè)計(jì)狀態(tài)機(jī)查看FPGA-CPLD原理及應(yīng)用 第5章 基本邏輯電路設(shè)計(jì) 東西、南北兩個(gè)方向共用東西、南北兩個(gè)方向共用8個(gè)數(shù)碼管顯示時(shí)間，為節(jié)省邏輯器件的個(gè)數(shù)碼管顯示時(shí)間，為節(jié)省邏輯器件的I/O，時(shí)間顯示采用動(dòng)態(tài)掃描的方法。動(dòng)態(tài)掃描的基本原理是對(duì)于一組數(shù)碼管動(dòng)態(tài)掃時(shí)間顯示采用動(dòng)態(tài)掃描的方法。動(dòng)態(tài)掃描的基本原理是對(duì)于一組數(shù)碼管動(dòng)態(tài)掃描顯示需要由兩組信號(hào)

13、來(lái)控制：一組是字段輸出口輸出的字形代碼，用來(lái)控制描顯示需要由兩組信號(hào)來(lái)控制：一組是字段輸出口輸出的字形代碼，用來(lái)控制顯示的字形，稱(chēng)為段碼；另一組是位輸出口輸出的控制信號(hào)，用來(lái)選擇第幾位顯示的字形，稱(chēng)為段碼；另一組是位輸出口輸出的控制信號(hào)，用來(lái)選擇第幾位數(shù)碼管工作，稱(chēng)為位碼。各位數(shù)碼管的段線并聯(lián)，段碼的輸出對(duì)各位數(shù)碼管來(lái)數(shù)碼管工作，稱(chēng)為位碼。各位數(shù)碼管的段線并聯(lián)，段碼的輸出對(duì)各位數(shù)碼管來(lái)說(shuō)都是相同的。說(shuō)都是相同的。 因此，在同一時(shí)刻如果各位數(shù)碼管的位選線都處于選通狀態(tài)的話，因此，在同一時(shí)刻如果各位數(shù)碼管的位選線都處于選通狀態(tài)的話，8位數(shù)位數(shù)碼管將顯示相同的字符。若要各位數(shù)碼管能夠顯示出與本位相應(yīng)

14、的字符，就只碼管將顯示相同的字符。若要各位數(shù)碼管能夠顯示出與本位相應(yīng)的字符，就只讓這一位的位選線處于導(dǎo)通狀態(tài)，而其它各位的位選線處于關(guān)閉狀態(tài)。同時(shí)，讓這一位的位選線處于導(dǎo)通狀態(tài)，而其它各位的位選線處于關(guān)閉狀態(tài)。同時(shí)，段線上輸出相應(yīng)位要顯示字符的字型碼。這樣在同一時(shí)刻，只有選通的那一位段線上輸出相應(yīng)位要顯示字符的字型碼。這樣在同一時(shí)刻，只有選通的那一位顯示出字符，而其它各位則是熄滅的，如此循環(huán)下去，就可以使各位數(shù)碼管顯顯示出字符，而其它各位則是熄滅的，如此循環(huán)下去，就可以使各位數(shù)碼管顯示出將要顯示的字符示出將要顯示的字符 。2時(shí)間顯示的實(shí)現(xiàn)時(shí)間顯示的實(shí)現(xiàn)FPGA-CPLD原理及應(yīng)用 第5章 基本

15、邏輯電路設(shè)計(jì)設(shè)計(jì)框圖FPGA-CPLD原理及應(yīng)用 第5章 基本邏輯電路設(shè)計(jì)Quartus II 設(shè)計(jì)及仿真FPGA-CPLD原理及應(yīng)用 第5章 基本邏輯電路設(shè)計(jì)entity scandisplay is port( clk,emergencykey:in std_logic;catn:out std_logic_vector(3 downto 0); timeh1,timel1:in std_logic_vector(3 downto 0); num_out:out std_logic_vector(6 downto 0);end scandisplay;architecture behav

16、of scandisplay is signal num_in: std_logic_vector(3 downto 0); signal counter:integer range 0 to 1; signal led_chioce:std_logic;Begin掃描顯示模塊scandisplay.VHDFPGA-CPLD原理及應(yīng)用 第5章 基本邏輯電路設(shè)計(jì)process(clk) ; -數(shù)碼管掃描 begin if (clkevent and clk=1) then counter=counter+1; if counter=1 then num_in=timeh1; led_sel=10

17、1; else num_in=timel1; led_selnum_outnum_outnum_out=div_fre_1kHz) thenfre_1kHz=0; clk_1kHz=not clk_1kHz; elseFPGA-CPLD原理及應(yīng)用 第5章 基本邏輯電路設(shè)計(jì)分頻clk_demultiplier.vhd fre_1kHz=div_fre_1Hz) then fre_1Hz=0; clk_1Hz=not clk_1Hz; else fre_1Hzclk, clk_1kHz=scan_clk, clk_1Hz=count_clk); u1: StageControl port map

18、(clk=count_clk, emergencykey=emergencykey, red=red, green=green,yellow=yellow,time_h=temp_h, time_l=temp_l); u2: scandisplay port map (clk=scan_clk,time_h=temp_h,time_l=temp_l, led_segcode=led_seg,led_sel=led_sel);end;頂層實(shí)體： traffic_light_control.vhdFPGA-CPLD原理及應(yīng)用 第5章 基本邏輯電路設(shè)計(jì) 引腳鎖定：引腳鎖定： 長(zhǎng)江大學(xué)電工電子示范中心提示數(shù)碼管：數(shù)碼管：a(pin_G18) b(pin_F22) c(pin_E17) d(pin_L26) e(pin_L25) f(pin_J22) g(pin_H22) 共陰極共陰極 芯片： Cyclone IV