組成原理課程設(shè)計

1、東北大學(xué)秦皇島分校計算機與通信工程學(xué)院計算機組成原理課程設(shè)計專業(yè)名稱計算機科學(xué)與技術(shù)班級學(xué)號學(xué)生姓名指導(dǎo)教師設(shè)計時間課程設(shè)計任務(wù)書專業(yè)：計算機與通信工程學(xué)院 學(xué)號： 學(xué)生姓名（簽名）： 設(shè)計題目：一、設(shè)計實驗條件808實驗室硬件：PC機 軟件：Xilinx ISE ModelSim 編程語言：VHDL二、設(shè)計任務(wù)及要求1. 21號指令；2. 32號指令；3. 56號指令；4. 斷點方式下的微地址修改邏輯電路，實現(xiàn)“取指后，獲取6、21、32、56號指令的微程序入口地址”；5. 8位求補器。三、設(shè)計報告的內(nèi)容1. 設(shè)計題目與設(shè)計任務(wù)（設(shè)計任務(wù)書）【題目：指令系統(tǒng)及微地址修改電路設(shè)計】1. 21號

2、，32號，56號指令設(shè)計； 2. 斷點方式下的微地址修改邏輯電路，實現(xiàn)“取指后，獲取6、21、32、56號指令的微程序入口地址”；3. 8位求補器。2. 前言（緒論）(設(shè)計的目的、意義等) 通過課程設(shè)計更好理解課程內(nèi)容和計算機硬件的工作原理，強化知識的綜合運用能力和自己的動手能力，通過小組的合作，鍛煉我們的團隊意識，通過自己獨立完成自己負責(zé)的部分，也鍛煉了我們的獨立工作能力，積累了經(jīng)驗，通過學(xué)習(xí)運用VHDL進行FPGA/CPLD設(shè)計，掌握了EDA的設(shè)計和模擬調(diào)試工具的使用。 3. 設(shè)計主體（各部分設(shè)計內(nèi)容、分析、結(jié)論等）【課程設(shè)計內(nèi)容】題目：位模型機設(shè)計指令系統(tǒng)及微地址修改電路設(shè)計設(shè)計內(nèi)容如下

3、：1. 指令系統(tǒng)設(shè)計：第21號指令： 助記符：AND A R? 格式：操作碼和地址碼 操作碼：AND 地址碼：A,R 功能：累加器A“與”寄存器R?的值 尋址方式：寄存器直接尋址第32號指令： 助記符：MOV A #II 格式：操作碼和地址碼 操作碼：MOV 地址碼：A,#II 功能：將立即數(shù)II送到累加器A中 尋址方式：立即數(shù)尋址第56號指令： 助記符：RLC A 格式：操作碼和地址碼 操作碼：RLC 地址碼：A 功能：累加器A帶進位左移 尋址方式：累加器尋址2. 模型機硬件設(shè)計： 題目：斷點方式下的微地址修改邏輯電路，實現(xiàn)“取指后，獲取6、21、32、56號 指令的微程序入口地址”3. 邏

4、輯電路設(shè)計： 題目：8位求補器 功能：對輸入的8位二進制數(shù)進行求補運算【系統(tǒng)設(shè)計】1. 模型機邏輯框圖圖1 整機邏輯框圖圖2 芯片引腳邏輯框圖圖3 CPU邏輯框圖2. 指令系統(tǒng)設(shè)計第21號指令： AND A R? 指令類型：邏輯運算指令 指令格式：010100XX 操作碼 尋址類 第32號指令： MOV A #II 指令類型：數(shù)據(jù)傳送指令 指令格式：011111 XX操作碼如：000110008位立即數(shù)第56號指令： RLC A 指令類型：移位指令 指令格式：110111XX3. 微操作控制信號1、XRD ：外部設(shè)備讀信號，當(dāng)給出了外設(shè)的地址后，輸出此信號，從指定外設(shè)讀數(shù)據(jù)。2、EMWR：程序

5、存儲器EM寫信號。3、EMRD：程序存儲器EM讀信號。4、PCOE：將程序計數(shù)器PC的值送到地址總線ABUS上(MAR)。5、EMEN：將程序存儲器EM與數(shù)據(jù)總線DBUS接通，由EMWR和EMRD 決是將DBUS數(shù)據(jù)寫到EM中，還是從EM讀出數(shù)據(jù)送到DBUS。6、IREN：將程序存儲器EM讀出的數(shù)據(jù)打入指令寄存器IR。7、EINT：中斷返回時清除中斷響應(yīng)和中斷請求標(biāo)志，便于下次中斷。8、ELP：PC打入允許，與指令寄存器IR3、IR2位結(jié)合，控制程序跳轉(zhuǎn)。9、FSTC：進位置1，CY=110、FCLC：進位置0，CY=011、MAREN：將地址總線ABUS上的地址打入地址寄存器MAR。12、M

6、AROE：將地址寄存器MAR的值送到地址總線ABUS上。13、OUTEN：將數(shù)據(jù)總線DBUS上數(shù)據(jù)送到輸出端口寄存器OUT里。14、STEN：將數(shù)據(jù)總線DBUS上數(shù)據(jù)存入堆棧寄存器ST中。15、RRD：讀寄存器組R0-R3，寄存器R?的選擇由指令的最低兩位決定。16、RWR：寫寄存器組R0-R3，寄存器R?的選擇由指令的最低兩位決定。17、CN：決定運算器是否帶進位移位，CN=1帶進位，CN=0不帶進位。18、FEN：將標(biāo)志位存入ALU內(nèi)部的標(biāo)志寄存器。19、WEN：將數(shù)據(jù)總線DBUS的值打入工作寄存器W中。20、AEN：將數(shù)據(jù)總線DBUS的值打入累加器A中。21-23: X2 X0 ： X2

7、、X1、X0三位組合來譯碼選擇將數(shù)據(jù)送到DBUS上的寄存器。 24-26: S2 S0 ： S2、S1、S0三位組合決定ALU做何種運算。 4. 指令執(zhí)行流程編號助記符功能機器碼周期總數(shù)CT節(jié)拍數(shù)微操作控制信號涉及硬件1FATCH取指令000000010T2PC->MARPCOE,MARENPC, MAR , EM, W , IRT1EM->WEMEN,EMRD,WENT0W->IRPC+1->PCIREN21AND A,R?累加器A“與”寄存器R?的值010100100T4R->WRRDX2X0WENR, DBUS, W, ALUT3ALU(A&W)-&

8、gt;AS2S1S0=011AEN FEN32MOV A,#II將立即數(shù)II送到累加器A中011111101T5PC->MARPCOE,MARENPC, MAR EM, W, A,ALUT4EM->DBUS->WEMENEMRDWENT3W->DBUS->AAEN56RLC A累加器A帶進位左移110111100T4A->ALU->LX=110FENCN=1R, DBUS, W, A,FCNT3L->DBUS->AAEN流程圖如下：R->W T4RRD,X2X0,WENALU(A&W)->A T3 S2S1S0=011,

9、AEN,FEN 圖4 第21號指令流程圖PC->MAR T5 PCOE, MARENEM->DBUS->W T4 EMEN, EMRD ,WEN W->DBUS->A T3 AEN 圖5 第32號指令流程圖A->ALU->L T4 X=110,FEN,CN=1 L->DBUS->A T3 AEN 圖6 第56號指令流程圖【系統(tǒng)實現(xiàn)】.模型機實現(xiàn) 題目：斷點方式下的微地址修改邏輯電路，實現(xiàn)“取指后，獲取6、21、32、 56號指令的微程序入口地址”（1） 邏輯電路的圖形符號表示、功能編號指令助記符標(biāo)志位P1P0微程序入口地址1FATCH000

10、0121AND A,R?0101132MOV A,#II1010156RLC A11111 表2：各指令微程序入口地址(2)VHDL描述library IEEE;use IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;entity p5 is Port ( A : in STD_LOGIC_VECTOR( 2 DOWNTO 0); P : in STD_LOGIC_VECTOR( 1 DOWNTO 0); uAR : out STD_LOGIC_VECTOR( 2 DOWNTO 0);end p5;architecture Beh

11、avioral of p5 isbegin PROCESS(A,P) BEGIN IF P( 1 DOWNTO 0) ="00" THEN uAR( 2 DOWNTO 0) <= A( 2 DOWNTO 0) + '1' ; ELSE uAR( 2 DOWNTO 1) <= A( 2 DOWNTO 1) + P( 1 DOWNTO 0) ; uAR(0) <= A(0); END IF; END PROCESS;end Behavioral;2.邏輯電路設(shè)計 題目：8位求補器 功能：對輸入的8位二進制進行求補計算(1)邏輯電路的圖形符號表示

12、、功能(2)VHDL描述library IEEE;use IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;Entity p3 is Port ( code_in : in STD_LOGIC_VECTOR (7 DOWNTO 0) ; code_out : out STD_LOGIC_VECTOR (7 DOWNTO 0) );end p3architecture Behavioral of p3 isbegin Process(code_in) BEGIN code_out(7) <= code_in(7); if cod

13、e_in(7)='0' THEN code_out(6 DOWNTO 0) <= code_in(6 DOWNTO 0); ELSE code_out(6 DOWNTO 0) <= NOT code_in(6 DOWNTO 0) + '1' END IF; END PROCESS;end Behavioral;【系統(tǒng)測試】(一)模型機測試3.仿真測試：仿真過程如下：l 在sources窗口處右擊，加入新的源文件l 創(chuàng)建波形仿真激勵文件.tbw：選Test Bench Waveform，并輸入文件名YUMIAOl 初始化時鐘周期及相關(guān)參數(shù)finashl

14、 右側(cè)會出現(xiàn) .tbw文件窗口，設(shè)置輸入引腳的值，存盤l 左側(cè)sources窗口選擇“behavioral simulation”,下面processes窗口會自動出現(xiàn)"Modelsim Simulator"l 雙擊其中的“Simulate behavioral model”會自動調(diào)用“Modelsim ”進行仿 真，觀察波形窗口，觀察是否正確（二） 硬件測試1、RTL級邏輯電路2.仿真測試：仿真過程如下：l 在sources窗口處右擊，加入新的源文件l 創(chuàng)建波形仿真激勵文件.tbw：選Test Bench Waveform，并輸入文件名YUMIAOl 初始化時鐘周期及相關(guān)

15、參數(shù)finashl 右側(cè)會出現(xiàn) .tbw文件窗口，設(shè)置輸入引腳的值，存盤l 左側(cè)sources窗口選擇“behavioral simulation”,下面processes窗口會自動出現(xiàn)"Modelsim Simulator"l 雙擊其中的“Simulate behavioral model”會自動調(diào)用“Modelsim ”進行仿 真，觀察波形窗口，觀察是否正確 波形分析圖：第一組測試：輸入: code_in=101010104. 結(jié)束語（設(shè)計的收獲、體會等）由于在前段時間一直在準備期末考試，所以真正做課程設(shè)計的時間比較短，很多東西也就顯得比較倉促，在完成課設(shè)的過程中我們遇

16、到過困難，四個人也有過分歧，但是最后通過溝通還是很好的解決了，最后終于在我們四個的一起努力下比較順利的把課程設(shè)計的內(nèi)容完場了。這次課程設(shè)計中用到了Xilinx ISE和ModelSim兩個軟件，還用到了一種新的編程語言VHDL，在課設(shè)之前我是沒有接觸過的，所以一切都是從頭學(xué)起，通過和同學(xué)交流以及查閱一些資料，大致上掌握了運用VHDL進行FPGA/CPLD設(shè)計的基本步驟和方法，熟悉了EDA的設(shè)計、模擬調(diào)試工具的使用，在使用過程中體會到了FPGA/CPLD技術(shù)相對于傳統(tǒng)開發(fā)技術(shù)的優(yōu)點，總體上是積累了很多實踐經(jīng)驗。在整個設(shè)計過程中，關(guān)于內(nèi)容一，相關(guān)指令的執(zhí)行流程的設(shè)計，相對來說比較容易，按著老師課上講的內(nèi)容也比較容易設(shè)計出來指令流程以及需要的控制信號，但是在做內(nèi)容二，斷點方式下的微地址修改邏輯電路，實現(xiàn)“取指后，獲取6、21、32、56號指令的微程序入口地址”時，我們就遇到了不小的困難，不過最后在努力下還是完成了，其實在整個過程中，最大的難題還是需要用到的兩個軟件還有VHDL語言，由于時間短而且之前也沒有接觸過，所以在開始時，還是花了很多時間熟悉這兩個軟件，而對于VHDL這種硬件編程語言，它不同于以前學(xué)習(xí)的軟件編程語言，通過課