時鐘緩沖器基礎(chǔ)知識

1、時鐘緩沖器基礎(chǔ)知識 時鐘是所有電子產(chǎn)品的基本構(gòu)建塊今天。用于在同步數(shù)字系統(tǒng)中的每個數(shù)據(jù)過渡，有一個時鐘，用于控制的寄存器中。大多數(shù)系統(tǒng)使用晶體，頻率時序發(fā)生器（ FTGS ）,或廉價的 陶瓷諧振器來產(chǎn)生精確的時鐘同步的系統(tǒng)。此外，時鐘緩沖器被用來創(chuàng)建多個副本，乘，除時鐘頻率，甚至移動時鐘邊沿向前或向后的時間。許多時鐘緩沖解決方案已經(jīng)創(chuàng)造了超過過去幾年，以解決當(dāng)今高速邏輯系統(tǒng)所需的許多挑戰(zhàn)。其中一些挑戰(zhàn)包括：高工作頻率和輸出頻率，傳播延遲從輸入到輸出，輸出到輸出歪斜引腳之間，周期 tocycle和長期抖動，擴(kuò)頻， 輸出驅(qū)動強(qiáng)度，I / O電壓標(biāo)準(zhǔn)和冗余。因?yàn)殓姳硎亲羁斓男盘栂到y(tǒng)，通常最重的負(fù)載下

2、， 特別考慮必須在創(chuàng)建時鐘樹時發(fā)出。在這一章中，我們列出了非PLL和基于PLL的緩沖區(qū)的基本功能，并顯示這些設(shè)備如何被用來解決高速邏輯設(shè)計挑戰(zhàn)。 在當(dāng)今的典型的同步設(shè)計中，通常需要多個時鐘信號，以驅(qū)動各種組件。創(chuàng)建副本的所需數(shù) 目的時鐘樹的構(gòu)建。樹開始于一個時鐘源，例如振蕩器或外部信號并驅(qū)動一個或多個緩沖器。 緩沖器的數(shù)量通常是依賴于目標(biāo)設(shè)備的數(shù)目和位置。在過去幾年里，通用邏輯組件被用來作為時鐘緩沖器。這些是足夠的時間， 但他們做一點(diǎn)維持時鐘的信號完整性。 事實(shí)上，它們實(shí)際上是一個不利的電路。隨著時鐘樹中的速度和時序容限降低增加，傳播延遲和輸出歪斜變得越來越重要。在接下來的幾節(jié)中， 我們討論了

3、舊設(shè)備，為什么他們卻不足以應(yīng)付當(dāng)今的設(shè)計需求。與現(xiàn)代緩沖區(qū)相關(guān)的常見術(shù)語的定義如下。 最后，我們解決了現(xiàn)代時鐘緩沖器的屬性具有和不具有PLL。經(jīng)常被用作時鐘源的 FTG是一種特殊類型的 PLL時鐘緩沖器。 早期的緩沖器一種時鐘緩沖器是一種裝置，其輸出波形隨輸入波形。輸入信號傳播通過該設(shè)備并重新驅(qū)動 輸出緩沖器。因此，這種裝置具有與它們相關(guān)聯(lián)的傳播延遲。此外，由于通過每個輸入輸出路徑上的設(shè)備的傳播延遲之間的差異，將歪斜的輸出之間存在。一類非PLL時鐘緩沖器的一個例子是74F244 ,可從幾個制造商。這些設(shè)備已經(jīng)面世多年，是適用于設(shè)計中的頻率分 別為20MHz以下。設(shè)計師時鐘和風(fēng)扇出來，只會令到在

4、電路卡上的多個同步設(shè)備。有了這 些緩慢的頻率和相關(guān)的上升時間，設(shè)計師們適當(dāng)?shù)睦麧?，用以滿足建立和保持時間的同步接口。然而，這些緩沖區(qū)是不是最佳的為今天的高速時鐘要求。該74F244患有長傳播延遲（3? 5 ns）和長輸出到輸出偏斜延遲。 基于非PLL時鐘緩沖器在最近幾年有所改善，并使用更先進(jìn)的I / O設(shè)計技術(shù)來提高輸出至輸出偏斜。隨著時鐘周期越短，在時鐘分配系統(tǒng)的不確 定性或歪斜變得更加的一個因素。由于時鐘用于驅(qū)動處理器和同步系統(tǒng)部件之間的數(shù)據(jù)傳 輸，時鐘分配系統(tǒng)是系統(tǒng)設(shè)計的一個重要組成部分。時鐘分配系統(tǒng)的設(shè)計，不采取歪斜考慮可能會導(dǎo)致系統(tǒng)性能下降和可靠性。 時鐘偏差 歪斜是在指定發(fā)生在同一

5、時間的兩個信號的到達(dá)時間的變化。歪斜是由驅(qū)動裝置和變異引起的電路板走線布局變化的電路板延時器的輸出歪斜。由于時鐘信號驅(qū)動系統(tǒng)的許多部件，并且因?yàn)樗羞@些組件應(yīng)該正好在同一時間，以進(jìn)行同步接收的時鐘信號，在時鐘信號的其目的地的到達(dá)的任何變化將直接影響系統(tǒng)的性能。歪斜通過改變時鐘邊沿的到來將直接影響系統(tǒng)的利潤。因?yàn)樵谕较到y(tǒng)中的元素所需要的時鐘信號，以在同一時間到達(dá)時，時鐘偏差減小其內(nèi)的信息，可以通過從一個裝置到下一個循環(huán)時間。 隨著系統(tǒng)速度的提高， 時鐘偏差的總周期時間的比例越來越大。當(dāng)循環(huán)次數(shù)分別為50納秒，時鐘歪斜很少是設(shè)計重點(diǎn)。即使是歪斜的周期時間20 % ,它不會引起任何問題。作為循環(huán)次

6、數(shù)下降到15ns少，時鐘偏差，需要不斷增加的設(shè)計資源的量?，F(xiàn)在，通常情況下，這 些高速系統(tǒng)中只能有 10 %專門用于時鐘偏移的時序預(yù)算的，所以很明顯，它必須減少。 有兩種類型的時鐘偏差的影響系統(tǒng)性能。時鐘驅(qū)動器會導(dǎo)致固有偏差和所述印刷電路板（PCB）的布局和設(shè)計被稱為外源性歪斜。外在歪斜和布局程序時鐘樹將在本書后面討論。 的時間，由于歪斜的變化被定義為以下等式： tSKEW_INTRINSIC =設(shè)備引起的偏移tSKEW_EXTRINSIC = PCB + 布局+工作環(huán)境誘導(dǎo)斜 t 偏斜=tSKEW_INTRINSIC + tSKEW_EXTRINSIC 固有的時鐘偏差是造成其本身的時鐘驅(qū)動器

7、或緩沖器偏移的量。電路板布局或任何其他設(shè)計問題，除了表示對時鐘驅(qū)動器數(shù)據(jù)表中的規(guī)格不引起內(nèi)在的歪斜。 輸出偏斜 輸出偏斜（TSK ）也稱為引腳到引腳歪斜。輸出偏移是在相同的轉(zhuǎn)換相同的設(shè)備上的任何 兩個輸出端的延遲之間的差異。聯(lián)合電子設(shè)備工程委員會（JEDEC ）的輸出歪斜定義為與連接在一起的所有駕駛輸入和輸出的開關(guān)在同一方向駕駛時相同的指定負(fù)載一臺設(shè)備的指 定輸出之間的偏差。圖 2.2和2.3顯示一個時鐘緩沖器與普通輸入，通過 Co1_n CIN駕駛輸 出Co1_1。輸出的上升沿之間的最大絕對差值將被指定為輸出歪斜。在今天的高性能時鐘 緩沖器典型的輸出歪斜大約是200皮秒（ps）的。輸入閾值的

8、變化 之后，低偏移時鐘信號已分發(fā)，時鐘接收器必須接受時鐘輸入以最小的變化。如果接收機(jī)的輸入端閾值電平是不均勻的，該時鐘接收器將響應(yīng)于時鐘信號在不同的時間產(chǎn)生的時鐘偏 差。如果一個負(fù)載裝置有一個1.2伏的閾值和另一個負(fù)載裝置具有1.7伏的閾值和上升沿速率為1V/ns的，將會有500 ps的歪斜所引起的在該基礎(chǔ)上，負(fù)載裝置的開關(guān)點(diǎn)輸入信號。大多數(shù)制造商為中心的設(shè)備的輸入閾值電平接近1.5伏的標(biāo)稱（TTL ）輸入設(shè)備。該輸入閾值會略有不同，從生產(chǎn)廠家尤其是條件（如電壓和溫度）的變化。將 TTL規(guī)格的輸入閾值 電平是保證邏輯高時，輸入電壓高于2.0伏和邏輯低時，輸入電壓電平低于0.8伏。這使得一個1.

9、2伏的窗口過電壓和溫度。用互補(bǔ)金屬氧化物半導(dǎo)體（ CMOS）元件軌道擺動 的輸入有VCC / 2或大約2.5伏，這是比TTL電平高得多的一個典型的輸入閾值。如果閾值電平是不均勻的，時鐘偏移會因?yàn)檫@些變化的部件之間發(fā)展。還有很多已經(jīng)出現(xiàn)，并提供時鐘，以不同的子系統(tǒng)時，都必須考慮I / O標(biāo)準(zhǔn)。表2.1列出下面列出的更普遍的標(biāo)準(zhǔn)隨著輸入閾值電壓。 非PLL的時鐘驅(qū)動器有現(xiàn)代時鐘驅(qū)動器架構(gòu)的兩種主要類型：緩沖型器件（非 PLL）和一個反饋型器件（PLL ）。 在緩沖式（非PLL ）時鐘驅(qū)動時，輸入波傳播通過該裝置， 并“重新驅(qū)動”通過輸出緩沖器。 此輸出信號直接地跟隨輸入信號，并具有傳播延遲（ TP

10、D），取值范圍是5納秒到15納 秒。這些設(shè)備從緩沖器以往不同，如在它們是專為時鐘信號而設(shè)計的74F244。在74F244 ,有八個輸入和8路輸出。要創(chuàng)建一個到八個緩沖區(qū)，所有八個輸入連接在一起。這會導(dǎo)致過量的負(fù)荷在對驅(qū)動信號的輸入。一到八個時鐘緩沖器只有一個輸入，因此只有一個負(fù)載。輸出上升和下降時間也難分伯仲，因此不利于占空比誤差。他們改進(jìn)的I / O結(jié)構(gòu)，引腳到引腳歪斜保持在最低限度。 該設(shè)備的輸出歪斜，如果它不是數(shù)據(jù)表上列出的，可以通過減去從最大傳播延遲最小傳播延遲來計算。在圖2.5所示的10納秒的tPD時鐘驅(qū)動器的延遲不考慮影響的電路板布局和設(shè)計。這些類 型的設(shè)備是極好的緩沖源信號，例如

11、振蕩器，其輸出相位并不需要匹配輸入。各種各樣的基于非PLL緩沖器可在當(dāng)今市場上，通常范圍從少到4路輸出，多則30。有些設(shè)備還包括可 配置的I /O和內(nèi)部寄存器來劃分的輸出頻率。中最高性能的非今天的 PLL基于低電壓CMOS （ LVCMOS ）時鐘緩沖器可為 B9940L 。 該B9940L是有能力的低電壓時鐘分配緩沖區(qū)選擇的差動LVPECL或LVCMOS / LVTTL 的兼容的輸入時鐘。這兩個時鐘源可以用于提供一個測試時鐘以及初級系統(tǒng)時鐘。所有其他控制輸入的LVCMOS / LVTTL的兼容。十八輸出2.5V - 3.3V或兼容，可驅(qū)動兩個串聯(lián)端接 50 歐姆傳輸線。有了這個功能，B994

12、0L有一個有效的扇出 1:36。 150 ps的，一個設(shè)備的750 PS裝置傾斜，以及200MHz的高端工作頻率低輸出至輸出歪曲，使B9940L嵌套時鐘樹中同步系統(tǒng)的理想時鐘分配緩沖區(qū)。這些設(shè)備仍然面臨設(shè)備傳播延遲的問題。通過這些設(shè)備的傳播延遲是大約5納秒。這個延遲會引起歪斜的系統(tǒng)中兩個參考時鐘的緩沖液和緩沖液的輸出需要被對齊。這些器件還具有輸出波形是直接根據(jù)輸入波形的缺點(diǎn)。如果輸入波形是一個非50 %占空比的時鐘，輸出波形也將有一個低于理想的占空比。都在使用這種類型的緩沖區(qū)中，需要近50/50輸出系統(tǒng)所需的昂貴的晶體振蕩器具有嚴(yán)格的公差。這些器件還缺少逐步調(diào)整或頻率乘以它們的輸出能力。相位調(diào)

13、整允許時鐘驅(qū)動器，以補(bǔ)償跟蹤傳播延遲失配和建立和保持時間的差異，和倍頻允許的高頻和低頻時鐘從相同的共同的參考分布。昂貴的組件和費(fèi)時的電路板布線技術(shù)必須被用來補(bǔ)償這些緩沖式時鐘驅(qū)動器設(shè)備的 功能性缺點(diǎn)。基于 PLL的器件已被納入到解決所有的這些缺點(diǎn)。零延遲緩沖器零延遲緩沖器（ZDB ）是可以扇出的一個時鐘信號為多個時鐘信號與輸出之間的零延遲和 非常低歪斜的裝置。該器件非常適合各種要求嚴(yán)格的輸入輸出時鐘分配的應(yīng)用程序和出傾 斜。一個ZDB的簡化框圖如圖2.7所示。一個ZDB是建立與使用參考輸入和反饋輸入一個 PLL。反饋輸入由輸出中的一個驅(qū)動。鑒相器調(diào)整VCO的輸出頻率，使得它的兩個輸入都沒有相位

14、或頻率的差異。由于PLL控制回路包括輸出和負(fù)載中的一個，它會動態(tài)地補(bǔ)償負(fù)載放置在該輸出。這意味著，它必須從輸入零延遲，驅(qū)動該輸出負(fù)載的反饋獨(dú)立的輸出。注意，這僅是為了通過反饋輸入和所有其它輸出被監(jiān)視的輸出有一個輸入到輸出的延遲是受輸出負(fù)載的差異的 情況。請參見“超前或滯后調(diào)節(jié)”這一主題的討論。賽普拉斯半導(dǎo)體公司 CY2308是一款雙銀行，通用 ZDB提供8個拷貝的單一輸入時鐘的零 延遲從輸入到輸出和低偏移輸出之間。這種流行的緩沖區(qū)是專為在各種時鐘分配應(yīng)用中使 用，在本書中，是典型的零延遲，基于PLL的緩沖區(qū)將被使用。外部連接裝置上的反饋路徑中的能力提供了偏斜控制和開辟了一些有趣的應(yīng)用程序的機(jī)會。使用外部反饋許多ZDBS有一個是簡單地通過驅(qū)動任何輸出到 FB引腳為ZDB操作關(guān)閉一個開放的外部 反饋路徑。然而，在反饋路徑可以用于其它有趣的應(yīng)用。 使用在反饋路徑中的離散的延遲元 件會產(chǎn)生導(dǎo)致的輸入