電氣數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)

1、綜合實(shí)驗(yàn)設(shè)計(jì)報(bào)告基于DSP的電氣數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)目 錄一設(shè)計(jì)要求- 1 -二設(shè)計(jì)原理及框圖- 1 -三器件說(shuō)明- 2 -3.1 AD574A器件介紹- 2 -3.2 FPGA器件介紹- 4 -四設(shè)計(jì)過(guò)程- 5 -4.1 A/D轉(zhuǎn)換電路- 5 -4.2 A/D采集控制FPGA- 6 -五仿真調(diào)試過(guò)程- 7 -5.1 仿真原理- 7 -5.2 仿真過(guò)程- 8 -六設(shè)計(jì)體會(huì)及收獲- 10 -一 設(shè)計(jì)要求電氣線路檢測(cè)是檢測(cè)的一項(xiàng)繁重任務(wù)，研制一種電氣元件檢測(cè)器具有重要的意義。本文以Altera公司的Cyclone系列FPGA EP1C20和AD公司的AD574A相結(jié)合來(lái)設(shè)計(jì)了多路模擬信號(hào)的數(shù)據(jù)采集系

2、統(tǒng)，能夠?qū)崿F(xiàn)對(duì)多路電流、電壓信號(hào)和開(kāi)關(guān)信號(hào)的采集任務(wù)，為便攜式電氣元件檢測(cè)器的研制提供了很好的數(shù)據(jù)采集前端。二 設(shè)計(jì)原理及框圖由于電氣元件種類(lèi)繁多，各元件的檢測(cè)方法不盡相同。所以在本檢測(cè)器的設(shè)計(jì)中，主要考慮以下幾種主要的電氣元件:各種類(lèi)型的接觸器，各種類(lèi)型的繼電器，空氣開(kāi)關(guān)，漏電保護(hù)器、電流電壓傳感器等。對(duì)這些電氣元件的檢測(cè)主要都是測(cè)量它們的一些特征參數(shù)，包括各種電流值，電壓值和一些開(kāi)關(guān)值等。對(duì)這些量的檢測(cè)可以通過(guò)先采集它們的值，再對(duì)采集到的數(shù)據(jù)進(jìn)行處理，最后得到檢測(cè)結(jié)果。在本檢測(cè)器的設(shè)計(jì)中，采用FPGA控制采集和DSP進(jìn)行數(shù)據(jù)處理來(lái)完成檢測(cè)器的功能。下圖是整個(gè)檢測(cè)系統(tǒng)的框圖: 圖1中主要包括

3、以下幾大部分:多路模擬輸入信號(hào):包括各種電氣元件的特征參數(shù)的電壓、電流量和開(kāi)關(guān)量等;A/D轉(zhuǎn)換電路:完成將輸入的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，以便為后面的處理模塊提供數(shù)據(jù);A/D采集控制FPGA:為A/D轉(zhuǎn)換芯片提供各種控制信號(hào);DSP信號(hào)處理模塊:對(duì)采集到的數(shù)字信號(hào)進(jìn)行各種處理，從而判斷各電氣元件是否工作正常;LCD結(jié)果顯示模塊:將檢測(cè)結(jié)果在LCD上顯示。 在本文中，主要完成了數(shù)據(jù)采集的前端，即包括A/D轉(zhuǎn)換電路和A/D采集控制FPGA兩大部分，后面的DSP信號(hào)處理模塊和LCD結(jié)果顯示模塊將在后續(xù)工作共陸續(xù)完成。三 器件說(shuō)明在該數(shù)據(jù)采集系統(tǒng)中涉及到的主要芯片包括A/D轉(zhuǎn)換芯片和FPGA。3.1 A

4、D574A器件介紹 AD574A是一種單片高速12位逐次比較型A/D轉(zhuǎn)換器，它內(nèi)置雙極性電路構(gòu)成的混合集成轉(zhuǎn)換顯片，具有外接元件少，功耗低，精度高等特點(diǎn)，并且具有自動(dòng)校零和自動(dòng)極性轉(zhuǎn)換功能，只需外接少量的阻容件即可構(gòu)成一個(gè)完整的A/D轉(zhuǎn)換器。現(xiàn)在我們來(lái)討論AD574A的CE和A0對(duì)其工作狀態(tài)的控制過(guò)程。在CE=1、 =0同時(shí)滿足時(shí)，AD574A才會(huì)正常工作，在AD574處于工作狀態(tài)時(shí)，當(dāng) =0時(shí)A/D轉(zhuǎn)換，當(dāng) =1是進(jìn)行數(shù)據(jù)讀出。 和A0端用來(lái)控制啟動(dòng)轉(zhuǎn)換的方式和數(shù)據(jù)輸出格式。A0-0時(shí)，啟動(dòng)的是按完整12位數(shù)據(jù)方式進(jìn)行的。當(dāng)A0=1時(shí)，按8位A/D轉(zhuǎn)換方式進(jìn)行。當(dāng) =1，也即當(dāng)AD574A處

5、于數(shù)據(jù)狀態(tài)時(shí)，A0和 控制數(shù)據(jù)輸出狀態(tài)的格式。當(dāng) =1時(shí)，數(shù)據(jù)以12位并行輸出，當(dāng) =0時(shí)，數(shù)據(jù)以8位分兩次輸出。而當(dāng)A0=0時(shí)，輸出轉(zhuǎn)換數(shù)據(jù)的高8位，A0=1時(shí)輸出A/D轉(zhuǎn)換數(shù)據(jù)的低4位，這四位占一個(gè)字節(jié)的高半字節(jié)，低半字節(jié)補(bǔ)零。AD574A管腳功能說(shuō)明： 1. Pin1(+V)+5V電源輸入端。 2. Pin2( )數(shù)據(jù)模式選擇端，通過(guò)此引腳可選擇數(shù)據(jù)縱線是12位或8位輸出。3. Pin3( )片選端。圖3.1.1 AD574A功能引腳圖 4. Pin4(A0)字節(jié)地址短周期控制端。與 端用來(lái)控制啟動(dòng)轉(zhuǎn)換的方式和數(shù)據(jù)輸出格式。須注意的是， 端TTL電平不能直接+5V或0V連接。 5. Pi

6、n5( )讀轉(zhuǎn)換數(shù)據(jù)控制端。 6. Pin6(CE)使能端。 7. Pin7(V+)正電源輸入端，輸入+15V電源。 8. Pin8(REF OUT)10V基準(zhǔn)電源電壓輸出端。 9. Pin9(AGND)模擬地端。 10. Pin10(REF IN)基準(zhǔn)電源電壓輸入端。 11. Pin(V-)負(fù)電源輸入端，輸入-15V電源。 12. Pin1(V+)正電源輸入端，輸入+15V電源。 13. Pin13(10V IN)10V量程模擬電壓輸入端。 14. Pin14(20V IN)20V量程模擬電壓輸入端。 15. Pin15(DGND)數(shù)字地端。 16. Pin16Pin27(DB0DB11)1

7、2條數(shù)據(jù)總線。通過(guò)這12條數(shù)據(jù)總線向外輸出A/D轉(zhuǎn)換數(shù)據(jù)。17. Pin28(STS)工作狀態(tài)指示信號(hào)端。3.2 FPGA器件介紹 本系統(tǒng)中選用了Altera公司的Cyclone系列FPGA EP1C20。它是基于Stratix的工藝構(gòu)架，Altera公司針對(duì)其應(yīng)用，經(jīng)過(guò)市場(chǎng)調(diào)研，重新定義了它的特性和規(guī)格，使其從設(shè)計(jì)初期就定位為一款低成本的FPGA。它采用0.13微米的工藝制造，其內(nèi)部有鎖相環(huán)、RAM塊，邏輯容量為20060個(gè)LE 。 Cyclone FPGA的應(yīng)用主要定位在終端市場(chǎng)，如消費(fèi)類(lèi)電子、計(jì)算機(jī)、工業(yè)和汽車(chē)等領(lǐng)域。由于在本設(shè)計(jì)中是一個(gè)便攜式檢測(cè)器，所以對(duì)器件的成本和體積都有嚴(yán)格的限制

8、，而這款FPGA具有低成木、簡(jiǎn)單易用等優(yōu)點(diǎn)，故在本設(shè)計(jì)中選用了這款FPGA。其功能引腳圖見(jiàn)下圖。圖3.2 FPGA功能引腳圖四 設(shè)計(jì)過(guò)程如果你的設(shè)計(jì)是從多個(gè)設(shè)計(jì)方案中選優(yōu)而得，還可以寫(xiě)上“方案對(duì)比”，這樣會(huì)使你的設(shè)計(jì)內(nèi)容更加豐滿。4.1 A/D轉(zhuǎn)換電路 A/D轉(zhuǎn)換電路包括前端的多路選擇器、信號(hào)調(diào)理電路以及AD574A芯片電路等部分。在這里主要討論AD574A芯片電路部分。 AD574A芯片主要由CE、CS、12/8、R/C和A0對(duì)其工作狀態(tài)的控制過(guò)程。在CE=1.CS=0同時(shí)滿足時(shí)，AD574A才會(huì)正常工作，在AD574處于工作狀態(tài)時(shí)，當(dāng)R/C=0時(shí)A/D轉(zhuǎn)換，當(dāng)R/C=1是進(jìn)行數(shù)據(jù)讀出。12

9、/8和A0端用來(lái)控制啟動(dòng)轉(zhuǎn)換的方式和數(shù)據(jù)輸出格式。A0=0時(shí)，啟動(dòng)的是按完整12位數(shù)據(jù)方式進(jìn)行的。當(dāng)A0=1時(shí)，按8位A/D轉(zhuǎn)換方式進(jìn)行。當(dāng)R/C=1，也即當(dāng)AD574A處于數(shù)據(jù)狀態(tài)時(shí)，AO和12/8控制數(shù)據(jù)輸出狀態(tài)的格式。當(dāng)12/8=1時(shí)，數(shù)據(jù)以12位并行輸出，當(dāng)12/8=0時(shí)，數(shù)據(jù)以8位分兩次輸出。而當(dāng)A0=0時(shí)，輸出轉(zhuǎn)換數(shù)據(jù)的高8位，A0=1時(shí)輸出A/D轉(zhuǎn)換數(shù)據(jù)的低4位，這四位占一個(gè)字節(jié)的高半字節(jié)，低半字節(jié)補(bǔ)零。其控制邏輯真值表見(jiàn)表1。 AD574A的各控制信號(hào)均由FPGA來(lái)提供，將AD574A的工作狀態(tài)指示信號(hào)STS作為FPGA的輸入控制信號(hào)，當(dāng)STS=1時(shí)，表示轉(zhuǎn)換器正處于轉(zhuǎn)換狀態(tài)，

10、當(dāng)STS=0時(shí)，聲明A/D轉(zhuǎn)換結(jié)束，通過(guò)此信號(hào)可以判別A/D轉(zhuǎn)換器的工作狀態(tài)，作為FPGA的讀取控制z用。4.2 A/D采集控制FPGA在本系統(tǒng)中，AD574A的各控制信號(hào)由FPGA來(lái)控制。FPGA對(duì)AD574A的控制，主要通過(guò)對(duì)它的片內(nèi)8個(gè)寄存器進(jìn)行設(shè)置，而對(duì)每個(gè)寄存器的設(shè)置都要通過(guò)對(duì)通信寄存器的寫(xiě)操作開(kāi)始。AD574A讀與寫(xiě)時(shí)序圖如下圖所示。圖4.2.1 AD574A時(shí)序圖從寫(xiě)時(shí)序圖可知，往芯片AD574A的寄存器中寫(xiě)數(shù)據(jù)時(shí)，片選信號(hào)CS必須為低;當(dāng)CS為低時(shí)，在時(shí)鐘信號(hào)SCLK上升沿的作用下向AD574A中寫(xiě)一位數(shù)據(jù)。而在讀時(shí)序圖中可以看到，只有數(shù)據(jù)在AD574A中轉(zhuǎn)換好且滿足片選信號(hào)麗

11、為低電平時(shí)，在時(shí)鐘信號(hào)SCLK下降沿的作用下從芯片AD574A的數(shù)據(jù)寄存器中讀一位數(shù)據(jù)。當(dāng)讀完最后一位數(shù)據(jù)后DRDY位自動(dòng)跳變?yōu)楦唠娖?。FPGA采用虛擬的ADC接口與AD574A進(jìn)行通信。FPGA與AD574A之間的通信可以采用中斷方式，當(dāng)數(shù)據(jù)轉(zhuǎn)換好以后，DRDY引腳由高電平變?yōu)榈碗娖綇亩a(chǎn)生中斷信號(hào)。同樣也可采用查詢方式，不斷查詢AD574A的通信寄存器的DRDY位是否為0，如果為0，則將數(shù)據(jù)緩沖器中的數(shù)據(jù)保存到數(shù)組中。本系統(tǒng)采用中斷方式。FPGA與AD574A之間的通信采用四線連接方式，如下圖所示。AD574A主要包括5個(gè)信號(hào):CS , DRDY , DIN ,ROUT, SCLK。其中，

12、CS接地，使AD574A總處于選通狀態(tài)。圖4.2.2 FPGA與AD574A連接圖由于選擇中斷方式，所以DRDY與串行數(shù)據(jù)轉(zhuǎn)并行數(shù)據(jù)模塊的復(fù)位信號(hào)reset連接。SCLK的輸人是分頻模塊提供的1 kHz的頻率。DOUT與串行數(shù)據(jù)轉(zhuǎn)并行數(shù)據(jù)模塊chuanbing的輸人口連接。DIN與并行數(shù)據(jù)轉(zhuǎn)串行數(shù)據(jù)模塊bingchuan的輸出口連接。FPGA主要通過(guò)并行數(shù)據(jù)轉(zhuǎn)串行數(shù)據(jù)模塊的DOUT對(duì)AD進(jìn)行控制，通過(guò)它將串行數(shù)據(jù)輸入片內(nèi)寄存器中(數(shù)據(jù)寄存器除外)。本模塊只要為AD574A提供了各種控制信號(hào)，控制其整個(gè)采集過(guò)程。控制模塊主要是根據(jù)AD574A的控制信號(hào)來(lái)編寫(xiě)的。五 仿真調(diào)試過(guò)程5.1 仿真原理整

13、個(gè)程序分為5個(gè)模塊:可控分頻模塊、串行數(shù)據(jù)轉(zhuǎn)并行數(shù)據(jù)模塊、寄存器RAM1模塊、并行數(shù)據(jù)轉(zhuǎn)串行數(shù)據(jù)模塊和AD574A工作狀態(tài)控制模塊。本設(shè)計(jì)采用Quartus2軟件平臺(tái)下的VHDL硬件描述語(yǔ)言進(jìn)行軟件編程。下面是各個(gè)模塊的實(shí)現(xiàn)原理。本設(shè)計(jì)時(shí)鐘采用20 MHz有源晶振，經(jīng)過(guò)編程分頻成1 kHz, 100kHz和100 Hz后分別提供給串行數(shù)據(jù)轉(zhuǎn)并行數(shù)據(jù)模塊chuanbing和并行數(shù)據(jù)轉(zhuǎn)串行數(shù)據(jù)模塊bingchuan、寄存器模塊RAM1和控制模塊control 。由于AD574A的數(shù)據(jù)傳輸是串行數(shù)據(jù)傳輸，所以控制模塊control的時(shí)鐘要比串行數(shù)據(jù)轉(zhuǎn)并行數(shù)據(jù)模塊chuanbing和并行數(shù)據(jù)轉(zhuǎn)串行數(shù)據(jù)

14、模塊bingchuan的時(shí)鐘慢16倍以上，以此保證全部數(shù)據(jù)傳輸完畢。5.2 仿真過(guò)程 AD574A工作狀態(tài)控制模塊采用雙進(jìn)程有限狀態(tài)機(jī)的方法來(lái)實(shí)現(xiàn)。根據(jù)如下流程圖編寫(xiě)狀態(tài)機(jī)。圖5.2.1 AD574A程序設(shè)計(jì)主要流程圖在圖5.2.1的設(shè)計(jì)流程中共有st0 st10十一個(gè)工作狀態(tài)。其中st0:初始化;st1:將24H寫(xiě)進(jìn)通信寄存器中，選擇了AIN1/AIN2通道和濾波器的高位寄存器;st2:向?yàn)V波器高位寄存器中寫(xiě)80H，選擇單極性輸人;st3:將34H寫(xiě)進(jìn)通信寄存器中，選擇了AIN1/AIN2通道和濾波器的低位寄存器;st4：向?yàn)V波器高位寄存器中寫(xiě)13H，選擇數(shù)據(jù)輸出頻率為1 kHz;st5:將

15、14 H寫(xiě)進(jìn)通信寄存器中，選擇了AIN1/AIN2通道和模式寄存器;st6:將20H寫(xiě)進(jìn)模式寄存器中，選擇自校準(zhǔn)再恢復(fù)模式;st7:將OCH寫(xiě)進(jìn)通信寄存器中，選擇了AIN1/AIN2通道和下一次操作讀通信寄存器的0/DRDY位;st8:讀通信寄存器的0/DRDY位;st9:將5CH寫(xiě)進(jìn)通信寄存器，選擇AIN1/AIN2通道和下一次讀數(shù)據(jù)寄存器中的數(shù)據(jù);st10:讀數(shù)據(jù)寄存器中的值。AD574A工作狀態(tài)控制模塊的仿真圖如下圖所示。圖5.2.2 控制模塊的仿真圖從 AD574A傳輸出來(lái)的數(shù)據(jù)是串行的數(shù)據(jù)，為了便于數(shù)據(jù)的存儲(chǔ)和處理，有必要將串行的數(shù)據(jù)流轉(zhuǎn)化為并行的。從AD574A傳出來(lái)的數(shù)據(jù)是16位

16、的，所以開(kāi)辟一個(gè)深度位16的RAM1來(lái)暫時(shí)存儲(chǔ)數(shù)據(jù)。為了方便，在FPGA上定義的數(shù)據(jù)都是并行的數(shù)據(jù)，為了往AD574A的寄存器中寫(xiě)數(shù)據(jù)，必須要將并行的數(shù)據(jù)轉(zhuǎn)換為串行的數(shù)據(jù)。圖5.2.3 各個(gè)模塊的連接圖圖5.2.3是各個(gè)模塊的連接圖。其中DOUT接收來(lái)自AD574A轉(zhuǎn)換好的串行數(shù)據(jù)。串行數(shù)據(jù)轉(zhuǎn)并行數(shù)據(jù)模塊的復(fù)位信號(hào)reset和AD的DRDY連接。由AD的讀寫(xiě)時(shí)序圖知，當(dāng)數(shù)據(jù)開(kāi)始從AD574A傳輸?shù)紽PGA時(shí)，DRDY位信號(hào)自動(dòng)轉(zhuǎn)化為低電平信號(hào);當(dāng)數(shù)據(jù)傳輸完畢時(shí)，DRDY位信號(hào)又自動(dòng)由低電平轉(zhuǎn)換為高電平。所以可以通過(guò)此信號(hào)來(lái)控制串行數(shù)據(jù)轉(zhuǎn)并行數(shù)據(jù)模塊的工作?？刂颇K也是通過(guò)DRDY的電平值來(lái)控制

17、整個(gè)系統(tǒng)工作在哪個(gè)狀態(tài)。DRDY為高電平，表示要往AD中寫(xiě)數(shù)據(jù);相反，當(dāng)出現(xiàn)低電平時(shí)，則表示要把AD中轉(zhuǎn)換好的數(shù)據(jù)讀出來(lái)?？刂颇K的復(fù)位信號(hào)reset也是整個(gè)系統(tǒng)的復(fù)位信號(hào)。通過(guò)此信號(hào)可以控制整個(gè)系統(tǒng)的復(fù)位。除此之外，分頻模塊給AD574A提供1 kHz的時(shí)鐘。六 設(shè)計(jì)體會(huì)及收獲該數(shù)據(jù)采集系統(tǒng)通過(guò)選用高精度A/D和精確的FP序控制，實(shí)現(xiàn)了對(duì)多路模擬信號(hào)的快速采集轉(zhuǎn)換。一方面，既結(jié)合了FP-GA具有靈活的編程方式，簡(jiǎn)單方便的編程環(huán)境，易學(xué)易用，大大提高工作效率，縮短研制周期的特點(diǎn);另一方面，也充分利用了FPGA的高速度和高可靠性以及AD7714的高精度性，能直接從傳感器接收低電平信號(hào)并輸出串行數(shù)

18、字，從而實(shí)現(xiàn)了對(duì)微弱信號(hào)采集和控制的問(wèn)題。因此，在低頻小信號(hào)處理和實(shí)時(shí)監(jiān)控本方面，本設(shè)計(jì)具有一定的實(shí)用性。通過(guò)在開(kāi)發(fā)板上實(shí)驗(yàn)調(diào)試，發(fā)現(xiàn)本系統(tǒng)能夠滿足設(shè)計(jì)的要求。它具有檢測(cè)速度快、精度高、成本低等優(yōu)點(diǎn)，也具有很強(qiáng)的實(shí)用性。本設(shè)計(jì)是在尹維春和王冬鉑老師的悉心指導(dǎo)下完成的。在此我要向二位老師表示由衷的感謝。在課設(shè)期間，老師給予了我們大量的便利的條件，使我能順利完成這次設(shè)計(jì)。更重要得是，通過(guò)這次設(shè)計(jì)我不僅學(xué)習(xí)到了更多的知識(shí)，而且，掌握了許多學(xué)習(xí)方法，增長(zhǎng)了學(xué)習(xí)的能力。通過(guò)本次畢業(yè)設(shè)計(jì)，讓我學(xué)到很多在課本上學(xué)不到的東西,把在大學(xué)以前學(xué)習(xí)到的各科知識(shí)結(jié)合到一起,設(shè)計(jì)出了一個(gè)各方面知識(shí)都有的系統(tǒng).在設(shè)計(jì)過(guò)程中,提高了我綜合思考問(wèn)題的能力,也提高了我的動(dòng)