環(huán)形計(jì)數(shù)器和扭環(huán)形計(jì)數(shù)器設(shè)計(jì)

1、本科畢業(yè)論丈計(jì).創(chuàng)作丿題 可:環(huán)形計(jì)救春和扭環(huán)形計(jì)數(shù)樂(lè)設(shè)計(jì)學(xué)生:學(xué)罟:兜C糸八電子傳息工程學(xué)兜專(zhuān)址：通信工程入學(xué)對(duì)間：年月導(dǎo)師：職稱(chēng)/學(xué)?。簩?dǎo)師所農(nóng)草住：克成對(duì)間:2014年 刀環(huán)形計(jì)數(shù)晟和扭環(huán)形計(jì)做曇訟計(jì)現(xiàn)代世界的快遠(yuǎn)發(fā)喪，夜生活已成為大多數(shù)城市不可缺少的生活，亦夜生活中，五彩斑 斕，形狀不斷變化的LED燈走入了丸家的生話。而冬種形狀的LED燈，隨舟技術(shù)的不斷發(fā) 鈦EDA很計(jì)得刊不新地發(fā)喪和應(yīng)用，LED燈所表示的圖親多種多揮，LED燈中呆簡(jiǎn)單的就 散流水燈.而流水燈可以由環(huán)形計(jì)數(shù)段或扭環(huán)形計(jì)散森控制。本丈以環(huán)形計(jì)救帝和扭環(huán)形計(jì) 散丟為設(shè)計(jì)對(duì)象，根據(jù)其相關(guān)規(guī)律，設(shè)計(jì)其運(yùn)行電跆，以及用veril

2、og硬件描述語(yǔ)言賣(mài)現(xiàn)。 家主要診及計(jì)救森的循環(huán)與勺龍動(dòng)以及釆后整個(gè)計(jì)數(shù)段的樓測(cè)方秦和仿真。本設(shè)計(jì)可以賣(mài)現(xiàn) 計(jì)數(shù)爰的一些荷單的柱制，并用modelsim i£行仿真。關(guān)健詞：環(huán)形計(jì)數(shù)星和叔環(huán)形計(jì)數(shù)晟段計(jì)；Verilog； modelsim。Twisted ring counter ring counter and design學(xué)習(xí)資料.AbstractThe rapid development of the modern v/orld, night life has become indispensable in the life most of the city, in the ni

3、ghtlife, colorful, shape changing LED lights went into people's lives And various shapes of LED lights, with the continuous development of technology, EDA design get continuously development and application of LED lamp represents pattern is varied, the most simple several v/ater light LED lights

4、, lights and runni ng water can be con trolled by the ring counter or tv/isti ng the ring coun ter. This article is based on the circular counter and twisting the ring counter as the design object. According to the counter relevant laws , the counter is to design the operation circuit .this design a

5、dopts hierarchical method and verilog hardware description language to realize This article is mainly related to counter circulation and since the start and final of the test scheme and simulationThis design can realize some simple control counter, and modelsim simulationKeywords: ring counter and t

6、wisting the ring counter design ; Verilog; modelsim.學(xué)習(xí)資料.1 引才12設(shè)計(jì)任務(wù)和要求12.1複計(jì)任務(wù)222說(shuō)計(jì)要求33設(shè)計(jì)點(diǎn)理33.1環(huán)形計(jì)數(shù)弄楚義33.2環(huán)形計(jì)數(shù)豪工作廳理33.3扭環(huán)形計(jì)33.4扭環(huán)形計(jì)數(shù)專(zhuān)工作點(diǎn)理34.環(huán)形計(jì)數(shù)鼻的很計(jì)35 扭環(huán)形計(jì)計(jì)66.壞形計(jì)裁毛的令左助換計(jì)97 扭環(huán)形計(jì)敦鼻的令啟動(dòng)很計(jì)： 11&結(jié)柬語(yǔ)15主要參考丈伙16政161 sit隨著社會(huì)的不停發(fā)袈，越來(lái)越多的LED燈用于城市的裝飾，讓城市準(zhǔn).夜娩 也可以變得握彩殺目，旬削生輝。而LED燈的簡(jiǎn)單控制，使其尹生各種絢而的 拼圖，分而視之可以用一些簡(jiǎn)單

7、的設(shè)計(jì)控制細(xì)小的棧塊而成。其中最簡(jiǎn)單的可以 用環(huán)形計(jì)數(shù)容和扭環(huán)形計(jì)數(shù)翠的原理和電路來(lái)控制，尹生一種流水燈的效果。在 此基礎(chǔ)上，本丈對(duì)環(huán)形計(jì)數(shù)麥和扭環(huán)形計(jì)數(shù)春的的實(shí)現(xiàn)做了簡(jiǎn)單的設(shè)計(jì)，對(duì)兩種 計(jì)數(shù)器的原理，勺啟動(dòng)，電路圖進(jìn)行簡(jiǎn)單的分析和設(shè)計(jì)，并用Verilog硬件描述 語(yǔ)t進(jìn)行編寫(xiě)以及Altera公司的modelsim仿真工具進(jìn)行仿真。硬件描述語(yǔ)言的發(fā)袈硬件描述語(yǔ)言HDL是一種用形無(wú)化方出描述數(shù)字電路和糸統(tǒng)的語(yǔ)言。利用 這種語(yǔ)言，數(shù)字電路糸統(tǒng)的役計(jì)可以從上娛到下層（從軸象列具體丿逐層描述勺 己的設(shè)計(jì)思想，用一糸列分層次的模塊來(lái)表示極其復(fù)雜的救字糸統(tǒng)。然后，利用 電子設(shè)計(jì)勺動(dòng)化（EDA丿工具，逐層進(jìn)

8、行仿真瞼證，再把其中需要變?yōu)橘u(mài)際電路 的棧塊組合，經(jīng)過(guò)£動(dòng)綜合工具轉(zhuǎn)換到門(mén)級(jí)電路阿表。摟下去，再用專(zhuān)用集成電 路ASIC或現(xiàn)場(chǎng)可編程門(mén)陣列FPGA勺動(dòng)布局布線工具，把網(wǎng)表轉(zhuǎn)換為要實(shí)現(xiàn)的 具體電路布線結(jié)構(gòu)。目前，這種需層次（high-level-design；的方岀已彼7泛采用。據(jù)統(tǒng)計(jì)，tj 前在其國(guó)碇谷約有90%以上的ASIC和FPGA采用硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)。硬件描述語(yǔ)言HDL的發(fā)展至今己有20多年的史，并成功地應(yīng)用于設(shè)計(jì)的 各個(gè)階段：建棧.仿真、殮證和綜合等。到20世紀(jì)80年代，已岀現(xiàn)了上百種硬 件描述語(yǔ)言，對(duì)設(shè)計(jì)自動(dòng)化曾起.到了極大的促進(jìn)和推動(dòng)作用。但是，這些語(yǔ)言一 般各勺面向

9、特主的設(shè)計(jì)領(lǐng)城和層次，而且眾多的語(yǔ)盲使用戶(hù)無(wú)所適從。因此，急 常一種面向設(shè)計(jì)的多領(lǐng)城、多層次并得到普遍認(rèn)同的標(biāo)準(zhǔn)硬件描述語(yǔ)言。20世 紀(jì)80年代后期，VHDL和VerilogHDL語(yǔ)言適應(yīng)了這種趨勢(shì)的要求，先后成為IEEE 標(biāo)準(zhǔn)。目前，硬件描述語(yǔ)t可謂是百掄齊放，VHDL,Verilog等等。VHDL雖然是 1995年以前唯一制是為標(biāo)準(zhǔn)的硬件描述語(yǔ)言，但它卻比軼床煩，而且其綜合庫(kù) 至今也沒(méi)有標(biāo)準(zhǔn)化，不具有晶體管開(kāi)關(guān)級(jí)的描述能力和棧擬段計(jì)的描述能力。目 前的看出是，對(duì)于丸型的糸統(tǒng)級(jí)數(shù)字電路設(shè)計(jì)，VHDL是較為合適.的。賣(mài)質(zhì)上，底層的VHDL設(shè)計(jì)環(huán)境是由VerilogHDL描述的賽件庫(kù)支持的， 因

10、此，它們之間的互棘作性十分重要。rj-t，Verilog和VHDL的兩個(gè)國(guó)際紐織 OVI, VI正在籌劃這.一工作，準(zhǔn)備成立專(zhuān)門(mén)的工作紐來(lái)協(xié)調(diào)VHDL和VerilogHDL 語(yǔ)言的互標(biāo)作性。0VI也支持不需要翻譯，由V HDL到Verilog的勺由表達(dá)。VerilogHDL 是在 1983 年，由 GDA(Gate Way Design Automation)公司的 Philmoorby首創(chuàng)的。Philmoorby后來(lái)成為Verilog-XL的主要設(shè)計(jì)者和Cadence 公司的第一合伙人。在19841985年，Philmoorby設(shè)計(jì)出來(lái)笫一個(gè)名為 Verilog-XL的仿真器；1986年，他

11、對(duì)VerilogHDL的發(fā)袈又作岀了另一個(gè)巨丸的 貢伙：提岀了用于快速門(mén)級(jí)仿真的XL算法。隨著Verilog-XL算比的成功,VerilogHDL語(yǔ)言得到迅.速發(fā)展。1989年， Cadence公司收購(gòu)了 GDA公司,VerilogHDL語(yǔ)t成為Cadence公司的私有財(cái)尹。 1990年.Cadence公司決龍公開(kāi)VerilogHDL語(yǔ)言，于是成立了 OVIfOpen Verilog Internatio n丿組織，負(fù)責(zé)促4. VerilogHDL語(yǔ)言的發(fā)展?；赩erilogHDL的優(yōu)越 性，IEEE 與 1995 年制訂了 VerilogHDL 的 IEEE 標(biāo)準(zhǔn)，VerilogHDLl3

12、64-1995； 2001 年發(fā)布了 VerilogHDL1364-2001 標(biāo)準(zhǔn)。這個(gè)標(biāo)準(zhǔn)中，加入了 VerilogHDL-A 標(biāo)準(zhǔn)，是Verilog有了棧擬役計(jì)描述.的能力。隨著電子尹業(yè)不斷發(fā)眾與推進(jìn)，硬件描述語(yǔ)言也會(huì)不新的發(fā)袈以適合現(xiàn)賣(mài)情 況的要求，VerilogHDL可能發(fā)製成為更為等級(jí)的語(yǔ)言，戎者彼跟爲(wèi)級(jí)的語(yǔ)t所掙 代和兼家。Modelsim仿真工具M(jìn)odelsim 是 Model Technology (Mentor Graphics 的子公司)的 DHL 硬件描述 語(yǔ)言的仿真軟件，該軟件可以用來(lái)賣(mài)現(xiàn)對(duì)設(shè)計(jì)的VHDL、Verilog或者是兩種語(yǔ)言 混合的程序進(jìn)行仿真，同肘色支持IE

13、EE常見(jiàn)的各種硬件描述語(yǔ)言標(biāo)準(zhǔn)。無(wú)怡從有亳的使用界面和調(diào)汎環(huán)境來(lái)看，還是從仿真速.度和仿真效果來(lái)看， Modelsim都可以算得上是業(yè)界最優(yōu)秀的DHL語(yǔ)言仿真軟件。色是唯一的單核支 持VHDL和Verilog混合仿真的仿真器，是做FPJA/ASIC段計(jì)的RTL級(jí)和門(mén)級(jí)電 路仿真的首選；他采用直棲優(yōu)化的編譯枝術(shù)，TCL/TK枝術(shù)和單一核仿真枝術(shù)， 具有仿真速度快，編譯代碼與仿真平臺(tái)無(wú)關(guān)，便于IP核保護(hù)和加快程序錯(cuò)住主 伐等優(yōu)點(diǎn)。Modelsim最丸的特點(diǎn)是其強(qiáng)丸的調(diào)沈功能。先進(jìn)的數(shù)據(jù)流窗d,可以迅速 追球到尹生錯(cuò)伐或者不確定狀態(tài)的療因。性能分析工具奉助分析性能瓶頓,加速 仿真。代碼覆蓋率檢測(cè)確保

14、測(cè)加的兜備。多種棋式的波形比較功能。丸進(jìn)的Signal Spy功能，可以方便地訪問(wèn)VHDL、Verilog 兩者混合設(shè)計(jì)中的底層信號(hào)。支持 加宏IPo目甫常見(jiàn)的Modelsim分為幾個(gè)不同的版本：Modelsim SE. Modelsim PE, Modelsim LE 和 Modelsim OEM。其中 Modelsim SE 是主要版本。2很計(jì)任務(wù)和要求2.1設(shè)計(jì)任務(wù)學(xué)習(xí)資料.設(shè)計(jì)一個(gè)環(huán)形計(jì)數(shù)器和扭環(huán)形計(jì)數(shù)彖2.2設(shè)計(jì)要求熟悉數(shù)字色路，語(yǔ)言編輯以及柑應(yīng)的仿真軼件仿真3段計(jì)掾理3.1環(huán)形計(jì)救器龍義環(huán)形計(jì)數(shù)器是由移住寺存器加上一定的反饋電路構(gòu)成的，它是由一個(gè)移佞孑 存器和一個(gè)紐今反饋送輯色路訶

15、環(huán)構(gòu)成，反饋色路的輸出接向移住寺存器的串行 輸入端，反饋電路的輸入羯抿據(jù)移佞寺存器類(lèi)型的不同，可接向移住寺存衆(zhòng)的串 行輸入端或芷些紘發(fā)器的輸岀端。3.2環(huán)形計(jì)數(shù)容工作原理四佞環(huán)形計(jì)救器，它是把移伐孑存麥最低一住的串行輸出作為壽一級(jí)移佞疥 存彖的串行輸入。環(huán)形計(jì)救器常用來(lái)實(shí)現(xiàn)脈沖順序分配的功能（分配器丿假設(shè)寺 存器的初始狀態(tài)為1000,那么花移住脈沖的作用下其狀恚炙為0100到0010到 0001 后又返回到1000的順序轉(zhuǎn)換，并且不斯循環(huán)往復(fù)的執(zhí)行這一過(guò)程。由上 述可知，該計(jì)數(shù)器的計(jì)數(shù)長(zhǎng)度為N二n。3.3扭環(huán)形計(jì)救器龍義扭環(huán)形計(jì)數(shù)器的定義同環(huán)形計(jì)數(shù)辱的定義基本類(lèi)似，只是在反饋電路上略有 差別。

16、扭環(huán)形計(jì)數(shù)翠的反饋在壽伐端進(jìn)過(guò)一個(gè)反向后再輸出移伐孑存器的最低伐 串行輸入端。3.4扭環(huán)形計(jì)救容工作療理四住扭環(huán)形計(jì)數(shù)器，它是把移伐寺存器最低一伐的串行輸岀作為壽一級(jí)移住 寺存器的串行輸入，最后的反饋電路卻是將最需伐串行輸出加個(gè)反向器后輸入到 最低佞串行輸入端。假設(shè)孑存器的初始狀態(tài)為0000,那么直一住脈沖的作用下 其狀態(tài)變?yōu)?000到11000011到0001 A后又返回刊0000的轉(zhuǎn)換，并且不 斷循環(huán)這一過(guò)程。由上述可知，該計(jì)數(shù)器的計(jì)數(shù)長(zhǎng)度為N=2n。4環(huán)形計(jì)救曇的役計(jì)設(shè)計(jì)一個(gè)四住環(huán)形計(jì)數(shù)器步驟如下：對(duì)于役計(jì)一個(gè)切住環(huán)形計(jì)數(shù)器，共有16個(gè)狀態(tài)，學(xué)習(xí)資料.狀態(tài)轉(zhuǎn)移表如下表所示：Q：QsQ；

17、Q：000 10010ar1Q賈QQ00100100000111101100役其有效狀態(tài)圖如圖4.1所示:1100111100101其中只有4個(gè)是有效狀態(tài)。設(shè)其無(wú)效狀態(tài)如圖4.2所示:可得如下表達(dá)式:呃動(dòng)方程：圖4.2D嚴(yán)Q；D產(chǎn)Q； D產(chǎn)Q；用D紘發(fā)辱構(gòu)成的色路圖如下圖4.3所示：（用CP代眷圖中VCC）QI 0 INRJT VCCD汗APFN D Q23 yQ4 yQD /QD >6F DFz圖4.3用Verilog語(yǔ)言描述如下：module circle_counter (rst,clk,t);parameter CNT_SIZE = 4;in put rst;in put elk

18、;output CNT_SIZE - 1 : 0t;reg CNT_SIZE 1 : 0t;always(posedge elk)if(!rst)t <= 4'b0001;/初始值elset <= cntCNT_SIZE 2 : O,cntCNT_SIZE 1;/注盤(pán)是循環(huán)左移佞，而非簡(jiǎn)單的移佞en dmodule輸入激勵(lì)如下：'timescale 1ns/1nsmodule circle_counter_tb;parameter CNT_SIZE = 4;reg rst,clk;wire CNT_SIZE - 1 : 0t;parameter DELY = 100

19、;circle_counter mycounter(.rst(rst),.clk(clk),.cnt(cnt); /例 化，對(duì)源丈 件代碼調(diào)用always #(DELY/2) elk = *clk; /生成肘鐘initialbegi nelk = 0; rst = 0;#(2*DELY) rst = 1;#(10*DELY) rst = 0;#(3*DELY) $finish; endinitial/檢測(cè)不同肘間ent和rst的值$monitornt = %d, rst = %dM,cnt，rst);En dmodule圖4.4由上述.仿真可知：該循環(huán)只能在0001, 0010,0100,10

20、00循環(huán)才是正確有效地，當(dāng)跳出這個(gè)循環(huán)時(shí)，該程存不能保持征有效地循環(huán)循環(huán)。而其他的狀態(tài)均成 無(wú)效狀態(tài)而彼涙冬，而且一旦出錯(cuò)將很難回到有效狀態(tài)繼續(xù)循環(huán)。5扭環(huán)形計(jì)數(shù)春役計(jì)役計(jì)一個(gè)四佞扭環(huán)形計(jì)數(shù)器步驟如下：對(duì)于段計(jì)一個(gè)四住扭環(huán)形計(jì)數(shù)器共 有16個(gè)狀態(tài)。狀態(tài)轉(zhuǎn)移在如下表所示：Q；Q?Q；Q：Q豊Q骨00000001000100110011011101111111111111101110110011001000100000000101101110110110011011011101101010100100010010011001001000100101得其狀態(tài)圖如下圖5.1所示：（有效狀態(tài)（左圖幾 無(wú)

21、數(shù)狀態(tài)（右圖丿幾 該計(jì) 數(shù)器的計(jì)數(shù)狀態(tài)彼等分成兩豐，每個(gè)循環(huán)的棧都是8,即2No因此，只需要規(guī) 岌其中一個(gè)為有效循環(huán)，則另一個(gè)就是無(wú)赦循環(huán)。通常選擇左邊.這個(gè)循環(huán)作為工 作循環(huán)，因淮.毎次狀恚孜變肘，糸統(tǒng)只有一個(gè)融發(fā)各狀態(tài)是改變的，這就避免 了肘序色路中得旨晦現(xiàn)象。圖5.1表達(dá)式為：Q；,+,=e?=Q：月區(qū)動(dòng)方程：D嚴(yán)可D,= Q； D3=Q： D產(chǎn) Q；用D紘發(fā)器構(gòu)成的色路圖如下圖5.2所示：（用CP代眷圖中VCC）圖5.2用Verilog語(yǔ)言描述如下：module john_counter(rst, elk , ent); input rst,clk;parameter CNT_SIZE

22、 = 4;output CNT_SIZE - 1 : 0t;reg CNT_SIZE 1 : 0t;always(posedge elk)if(!rst)t <= 4*50000;/初始值elset <= cntCNT_SIZE 2 : 0,cntCNT_SIZE - 1;/注盤(pán)是循環(huán)移伐，而非簡(jiǎn)單的移伐endmodule激勵(lì)代碼：'timescale 1ns/1nsmodule john_counter_tb;parameter CNT_SIZE = 4;reg rst,clk;wire CNT_SIZE 1 : 0t;parameter DELY = 100;john_

23、counter mycounter(.rst(rst),.clk(clk),.cnt(cnt);always #(DELY/2) elk = clk;initialbegi nclk=0;rst=0;#(2*DELY) rst = 1;#(10*DELY) rst = 0;#(3*DELY) $finish;endinitial$monitor ($timeM,"cnt = %d, rst = %dM,cnt，rst);En dmodule顯示仿真結(jié)果如下圖5.3所示：01C003ZnZrjdo:_n_n"1）03 fiOlbi_ni XdHI （HI_n_nr（iTiy）

24、Hcb ficoj tooD Jooii Jooi1 ）：1LL1500 nsii ii ii i i i i i i i 咖5i i1000 nsI i i-EUL；0n$H1Msgs“ /johnourterjb/rst'/johnj33urterjb/dk/johnjurterb/crt圖5.36環(huán)形計(jì)救春的令4動(dòng)役計(jì):以上方比設(shè)計(jì)出的環(huán)形計(jì)數(shù)賽其00011000為有效循環(huán)，其余均為無(wú)效循 環(huán)。一旦計(jì)數(shù)賽進(jìn)入無(wú)數(shù)循環(huán).將保持無(wú)效循環(huán)計(jì)數(shù)，從而不能夠轉(zhuǎn)入有效循環(huán)。 因此，該計(jì)數(shù)器不具備勺總動(dòng)功能。為了確保環(huán)形計(jì)數(shù)器工作癥有效循環(huán)，可以對(duì)上述.電珞進(jìn)行改進(jìn)，使之具有 勺啟動(dòng)功能。將Q

25、；, Q； , Q；的輸出經(jīng)由或非門(mén)反饋入比端，和可實(shí)現(xiàn)勺啟 動(dòng)功能。削路圖如下圖6.1所示：（用CP代眷圖中VCC）DFF 6QPRN DQ>OK；uL Indict。PRND Q->_ORN_ 03 GPRND Q->oNQ4 GDnu3050. : : : 圖6.1狀態(tài)方程狀態(tài)轉(zhuǎn)移圖如下圖6.2所示:00001001Q4Q3Q2Q1圖6.2用Verilog語(yǔ)言描述如下:module john_counter(rst,clk,cnt,DO,D1,D2,D3丄D);input rst,clk,D0,D1,D2,D3丄D;wire 3 : 0 DIN;output 3 : 0

26、t;reg 3 : 0t;assign DIN3 : 0 = D3,D2,D1,D0; /add DIN to explaint in useless statealways(posedge elk)if(!rst)t <= 4 b0000;else if(!LD)LD help to control the uselessdata into the circlet = DIN;elset <= cnt2 : 0,*(cnt2 |cnt1 |cnt0);en dmodule激勵(lì)程序：'timescale 1ns/1nsmodule john_counter_tb;reg r

27、st,clk,D3,D2,D1 ,D0,LD;wire 3 : 0t;parameter DELY = 100;john_coun termy_counter(.rst(rst),.clk(clk),.cnt(cnt),.D3(D3),.D2(D2),.D1(D1),.D0(D0),.LD(LD);always #(DELY/2) elk = clk;initialbeginelk = 0; rst = 0; LD = 1; D3,D2,D1 ,D0 = 4'bOOOO;#DELY rst = 1;LD = 1;#(8*DELY) LD = 0;D3,D2,D1,D0 = 4b0110

28、; /chage DIN to examin useless state can enter into the useful state#(3*DELY) LD = 1;#(10*DELY) $finish;enden dmodule顯示仿真結(jié)果如下圖6.3所示：圖6.3由上述.分析可知，由舫發(fā)器構(gòu)成環(huán)形計(jì)數(shù)麥肘，有大量的電路狀態(tài)菠當(dāng)作無(wú) 效的狀態(tài)而彼舎棄掉。修改反饋輸入端，不僅能夠?qū)崿F(xiàn)電路的£啟動(dòng)功能，而且 也能提壽電路狀態(tài)的使用效率。7扭環(huán)形計(jì)做晟的令直動(dòng)役計(jì)：在上述設(shè)計(jì)中，扭環(huán)形計(jì)數(shù)賽迄是不能勺啟動(dòng)的，對(duì)及饋色路進(jìn)行適當(dāng)?shù)男?改，就可以得列可勺左動(dòng)的扭環(huán)形計(jì)數(shù)器，能使計(jì)救各淮.

29、任何狀態(tài)下都能進(jìn)入有效循環(huán)中進(jìn)行計(jì)數(shù)。修改后色路圖如下圖7.1所示：（用CP代林圖中VCC）圖7.1狀態(tài)轉(zhuǎn)移圖如下圖7.2所示:用Verilog語(yǔ)言描述如下:module john_counter(rst,clk,cnt,D0,D1,D2,D3,LD);input rst,clk,D0,D1,D2,D3丄D;wire 3 : 0 DIN;output 3 : 0t;reg 3 : 0t;assign DIN3 : 0 = D3,D2,D1,D0; /add DIN to explaint in uselessstatealways(posedge elk)if(!rst)t <= 4'bOOOO;else if(!LD) /LD help to control the useless data into the circlet = DIN;elset <= cnt2 : 0,(cnt2)&cnt1)&cnt3);en dmodule測(cè)沈代碼：'timescales/1 nsmodule john_counter_tb;reg rst,clk,D