數(shù)字電子技術(shù)實驗指導(dǎo)書

1、電子信息科學(xué)學(xué)院 電子技術(shù)實驗室 數(shù)字電路實驗指導(dǎo)書電子技術(shù)實驗室數(shù)字電路實驗指導(dǎo)書電子信息科學(xué)學(xué)院電子信息工程教研室編目 錄實驗一 晶體管開關(guān)特性、限幅器與鉗位器2實驗二 TTL集成邏輯門的參數(shù)測試5實驗三 CMOS集成邏輯門的參數(shù)測試10實驗四 TTL集電極開路門與三態(tài)輸出門的應(yīng)用14實驗五 集成邏輯電路的連接和驅(qū)動17實驗六 加法器20實驗七 譯碼器及其應(yīng)用23實驗八 組合邏輯電路的設(shè)計與測試28實驗九 數(shù)據(jù)選擇器30實驗十 觸發(fā)器33實驗十一 移位寄存器及其應(yīng)用38實驗十二 計數(shù)器44實驗十三 集成定時器48實驗十四 脈沖分配器及其應(yīng)用51實驗十五 單穩(wěn)態(tài)觸發(fā)器與施密特觸發(fā)器脈沖延時與

2、波形整形電路54實驗十六 使用門電路產(chǎn)生脈沖信號自激多諧振蕩器57實驗十七 數(shù)字頻率計60實驗十八 D/A、A/D轉(zhuǎn)換器65實驗十九 綜合性實驗智力競賽搶答裝置69實驗二十 電子秒表72實驗二十一 拔河游戲機77實驗二十二 綜合性實驗3位半直流數(shù)字電壓表83實驗一 晶體管開關(guān)特性、限幅器與鉗位器一實驗?zāi)康?觀察晶體二極管、三極管的開關(guān)特性，了解外電路參數(shù)變化對晶體管開關(guān)特性的影響。2掌握限幅器和鉗位器的基本工作原理。二實驗原理1晶體二極管的開關(guān)特性由于晶體二極管具有單向?qū)щ娦?，故其開關(guān)特性表現(xiàn)在正向?qū)ㄅc反向截止兩種不同狀態(tài)的轉(zhuǎn)換過程。如圖11電路，輸入端施加方波激勵信號vi，由于二極管結(jié)電容

3、的存在，因而有充電、放電和存貯電荷的建立與消散的過程。因此當(dāng)加在二極管上的電壓突然由正向偏置（+V1）變?yōu)榉聪蚱茫?V2）時，二極管并不立即截止，而是出現(xiàn)一個較大的反向電流，并維持一段時間ts（稱為存貯時間）后，電流才開始減小，再經(jīng)tf（稱為下降時間）后，反向電流才等于靜態(tài)特性上的反向電流I0，將trrtstf叫做反向恢復(fù)時間，trr與二極管的結(jié)構(gòu)有關(guān)，PN 結(jié)面積小，結(jié)電容小，存貯電荷就少，ts就短，同時也與正向?qū)娏骱头聪螂娏饔嘘P(guān)。 當(dāng)管子選定后，減小正向?qū)娏骱驮龃蠓聪蝌?qū)動電流，可加速電路的轉(zhuǎn)換過程。2晶體三極管的開關(guān)特性圖 11  晶體二極管的開關(guān)特性

4、0;      圖12  晶極三極管的開關(guān)特性晶體三極管的開關(guān)特性是指它從截止到飽和導(dǎo)通，或從飽和導(dǎo)通到截止的轉(zhuǎn)換過程，而且這種轉(zhuǎn)換都需要一定的時間才能完成。如圖12電路的輸入端，施加一個足夠幅度（在V2和+V1之間變化）的矩形脈沖電壓vi激勵信號，就能使晶體管從截止?fàn)顟B(tài)進(jìn)入飽和導(dǎo)通，再從飽和進(jìn)入截止?？梢娋w管T的集電極電流 ic和輸出電壓vo的波形已不是一個理想的矩形波，其起始部分和平頂部分都延遲了一段時間，其上升沿和下降沿都變得緩慢了，如圖12 波形所示，從vi開始躍升到iC上升到0.1ICS，所需時間定義為延遲時間td，而iC

5、從0.1ICS增長到0.9ICS的時間為上升時間tr，從vi開始躍降到iC下降到0.9ICS的時間為存貯時間 tS,而iC從0.9ICS下降到0.1ICS的時間為下降時間tf，通常稱tontdtr為三極管開關(guān)的“接通時間”，tofftStf 稱為“斷開時間”，形成上述開關(guān)特性的主要原因乃是晶體管結(jié)電容之故。3利用二極管可構(gòu)成限幅器和鉗位器。它們均是一種波形變換電路，在實際中均有廣泛的應(yīng)用。二極管限幅器是利用二極管導(dǎo)通時和截止時呈現(xiàn)的阻抗不同來實現(xiàn)限幅，其限幅電平由外接偏壓決定。          

6、;                      三實驗設(shè)備與器件1±5V、+15V直流電源           2雙蹤示波器（自備）3連續(xù)脈沖源           4信號源5直流數(shù)字電壓表 6IN4007、3DG6、IN

7、4148 71K×5、2K×2、1.5K×1、10K×1、300×1、CBB/102、CBB/104四實驗內(nèi)容1.1 二極管開關(guān)特性的觀察1.1.1 正向特性的觀察 按圖1-1接線：輸入可調(diào)直流電源電壓Vi (或采用電阻分壓的方法)，從0V逐漸調(diào)到10V，用示波器觀察電阻和二極管上的電壓。1.1.2 反向特性的觀察改變輸入電壓的極性（如圖1-2所示），將Vi從0V逐漸調(diào)到10V，用示波器觀察電阻和二極管上的電壓。1.2 三極管開關(guān)特性的觀察按圖1-3接線，晶體管選用3DG6；輸入ui為頻率=1KHz方波信號；在C點接負(fù)電源-EB，使-EB在0到

8、-4V內(nèi)變化，觀察并記錄輸出信號uo波形及其變化規(guī)律。在C點接地，在AB間并聯(lián)30PF電容Cb，觀測Cb對輸出波形的影響，記錄之。1.3 二極管限幅器 按圖1-4接線，E采用5V固定電源，ui采用可調(diào)直流電源電壓 (或采用電阻分壓的方法)，測量當(dāng)電壓從010V變化時uo的電壓變化。1.4 二極管鉗位器 參照書本，自己設(shè)計電路實現(xiàn)二極管鉗位功能，觀察并列表記錄結(jié)果。五實驗報告1將實驗觀測的波形畫在方格紙上,并對其進(jìn)行分析和討論。2總結(jié)電路參數(shù)對二極管、三極管開關(guān)特性的影響。實驗二 TTL集成邏輯門的參數(shù)測試一實驗?zāi)康恼莆誘TL集成與非門的主要參數(shù)、特性的意義及測試方法。二實驗原理TTL集成與非門

9、是數(shù)字電路中廣泛使用的一種邏輯門，本實驗采用4輸入雙與非門74LS20，在一片集成塊內(nèi)含有兩個互相獨立的與非門，每個與非門有四個輸入端。74LS20內(nèi)部邏輯圖及外部邏輯符號和引腳排列如圖11（a）、（b）、（c）所示。圖111與非門的邏輯功能與非門的邏輯功能是：當(dāng)輸入端有一個或一個以上的低電平時，輸出端為高電平；只有輸入端全部為高電平時，輸出端才是低電平。（即有“0”得“1”，全“1”得“0”。）對與非門進(jìn)行測試時，門的輸入端接邏輯開關(guān)，開關(guān)向上為邏輯“1”，向下為邏輯“0”。門的輸出端接電平指示器，發(fā)光管亮為邏輯“1”，不亮為邏輯“0”?；緶y試方法是按真值表逐項測試，但有時按真值表逐項進(jìn)行

10、測試似嫌多余，對于有四個輸入端的與非門，它有十六個最小項，實際上只要按表11所示的五項進(jìn)行測試，便可以判斷此門的邏輯功能是否正常。表11輸入輸出AnBnCnDnY11110011111011111011111012TTL與非門的主要參數(shù)：（1）低電平輸出電源電流ICDL與高電平輸出電源電流ICDH 圖12與非門在不同的工作狀態(tài)，電源提供的電流是不同的。ICDL是指輸出端空載，所有輸入端全部懸空，（與非門處于導(dǎo)通狀態(tài)），電源提供器件的電流。ICDH是指輸出端空載，每個門各有一個以上的輸入端接地，其余輸入端懸空，（與非門處于截止?fàn)顟B(tài)），電源提供器件的電流。測試電路如圖12（a）、（b）所示。通常I

11、CDL>ICDH，它們的大小標(biāo)志著與非門在靜態(tài)情況下的功耗大小。導(dǎo)通功耗：PCDL=ICDLUCD截止功耗：PCDH=ICDHUCD由于ICDL較大，一般手冊中給出的功耗是指PCDL。注意：TTL電路對電源電壓要求較嚴(yán)，電源電壓UCD允許在5±10%的電壓范圍內(nèi)工作，超過5.5V將損壞器件；低于4.5V器件的邏輯功能將不正常。（2）低電平輸入電流IiL與高電平輸入電流IiHIiL是指被測輸入端接地，其余輸入端懸空，由被測輸入端流出的電流，如圖12（c）所示，在多級門電路中它相當(dāng)于前級門輸出低電平時，后級向前級門灌入的電流，因而它的大小關(guān)系到前級門的灌電流負(fù)載能力，因此希望IiL

12、小些。IiH是指被測輸入端接高電平，其余輸入端接地，輸出端空載，流入被測輸入端的電流，如圖12（d）所示，在多級門電路中它相當(dāng)于前級門輸出高電平時，前級門的拉電流負(fù)載，其大小關(guān)系到前級門的拉電流負(fù)載能力，希望IiH小。由于IiH較小，難以測量，所以一般免于測試此項內(nèi)容。（3）扇出系數(shù)No（a） （b）圖13扇出系數(shù)是指門電路能驅(qū)動同類門的個數(shù)，是衡量門電路負(fù)載能力的一個參數(shù)，TTL與非門有兩種不同性質(zhì)的負(fù)載灌電流負(fù)載和拉電流負(fù)載，因此有兩種扇出系數(shù)，低電平扇出系數(shù)NoL和高電平扇出系數(shù)NoH。低電平扇出系數(shù)NoL測試電路如圖13（a）所示，門的輸入端全部懸空，輸出端接灌電流負(fù)載，調(diào)節(jié)RL使Io

13、L增大，UoL隨之增高，當(dāng)UoL達(dá)到UoLm（手冊中規(guī)定低電平規(guī)范值0.4V）時的IoL就是允許灌入的最大負(fù)載電流IoLm，則 NOL = NoL大小主要受輸出低電平時輸出端允許灌入的最大負(fù)載電流IoLm的限制，如灌入的負(fù)載電流超出該值，輸出低電平將顯著升高，以致造成下級門電路的誤動作。高電平扇出系數(shù)NoH通常IiH<<IiL NoH>>NoL，故常以NoL作為門的扇出系數(shù)。（4）電壓傳輸特性與非門的輸出電壓Uo隨輸入電壓Ui而變化的曲線Uo=f（Ui）稱為電壓傳輸特性，如圖14所示。它是門電路的重要特性之一，通過它可知道與非門的一些重要參數(shù)，如輸出高電平UoH、輸出低

14、電平UoL、關(guān)門電平Uoff、開門電平Uon、閾值電平UT及抗干擾容限UNL、UNH等。圖14電壓傳輸特性的測試方法很多，最簡單的方法是逐點測試法，測試電路如圖13 （b） 所示，調(diào)節(jié)電位器RW，逐點測出輸入電壓Ui及輸出電壓Uo繪成曲線。3輸入雙與非門74LS20的主要參數(shù)規(guī)范如表12所示。4TTL集成電路使用注意事項（以TTL與非門為例）。（1）接插集成塊時，要認(rèn)清定位標(biāo)記，不得插反。表12參數(shù)名稱符號單位測試條件導(dǎo)通電流ICDLmAUCD=5.5V，輸入端空載，輸出端空載截止電流ICDHmAUCD=5.5V，輸入端接地，輸出端空載低電平輸入電流IiLmAUCD=5.5V，被測輸入端接地，

15、其它輸入端懸空，輸出端空載。高電平輸入電流IiHmAUCD=5.5V，被測輸入端UiH=2.4V，其它輸入端接地，輸出端空載。輸出高電平UoHVUCD=5.5V，被測輸入端UiL=0.8V，其它輸入端懸空，輸出端IoH=400mA輸出低電平UoLVUCD=4.5V，輸入端IoH=2.0V，輸出IoL=12.8mA扇出系數(shù)No同UoH和UoL（2）電源電壓使用范圍4.5V5.5V之間，實驗中要求使用UCD=5V。電源絕對不允許接錯。（3）閑置輸入端處理方法：（a）懸空，相當(dāng)于正邏輯“1”，對一般小規(guī)模電路的輸入端，實驗時允許懸空處理，但是輸入端懸空，易受外介干擾，破壞電路邏輯功能，對于中規(guī)模以上

16、電路或較復(fù)雜的電路，不允許懸空，（b）直接接入UCD，或串入一適當(dāng)阻值電阻（110KW）接入UCD。（c）若前級驅(qū)動能力允許，可以與有用的輸入端并聯(lián)使用。（4）輸出端不允許直接接5V電源或直接接地，否則將導(dǎo)致器件損壞。（5）除集電極開路輸出器件和三態(tài)輸出器件外，不允許幾個TTL器件輸出端并聯(lián)使用，否則，不僅會使電路邏輯功能混亂，并會導(dǎo)致器件損壞。三實驗設(shè)備與器件1示波器（自備）2直流電壓表、毫安表3四輸入雙與非門74LS20四實驗內(nèi)容實驗前仔細(xì)檢查集成塊的標(biāo)志和在實驗臺上的位置，特別是電源極性不得接錯。1驗證TTL集成與非門74LS20的邏輯功能取任一個與非門按圖16連接實驗電路，用邏輯開關(guān)改

17、變輸入端A、B、C、D邏輯電平，輸出端接電平指標(biāo)器及數(shù)字電壓表。逐個測試集成塊中兩個門，測試結(jié)果記入表11中。圖16274LS20主要參數(shù)的測試（1）導(dǎo)通電源電流ICDL按圖12（a）接線，測試結(jié)果記入表13中。（2）截止電源電流ICDH按圖12（b）接線，此時應(yīng)將兩個與非門的所有輸入端都接地，測試結(jié)果記入表13中。表13ICDL（mA）ICDH（mA）IiL（mA）IoL（mA）1.330.880.210.00（3）低電平輸入電流IiL按圖12（c）接線，測試結(jié)果記入表13中。（4）扇出系數(shù)N按圖13（a）接線，調(diào)節(jié)電位器RW，使輸出電壓Uo=0.4V，測量此時的IoL，計算，記入表13中。

18、（5）電壓傳輸特性按圖13（b）接線，調(diào)節(jié)電位器RW，使Ui從0V向高電平變化，逐點測量Ui和Uo的對應(yīng)值，記入表14中。表14Ui（V）00.20.40.60.80.91.01.21.62.02.43.04.05.0Uo（V）4.314.314.314.314.223.172.810.170.170.170.160.160.16五實驗報告1記錄、整理實驗結(jié)果。2把測得的74LS20與非門各參數(shù)值與它的規(guī)范值進(jìn)行比較。3畫出實測電壓傳輸特性曲線，并從中讀出各有關(guān)參數(shù)值。實驗三 CMOS集成邏輯門的參數(shù)測試一實驗?zāi)康?了解CMOS集成門電路的基本性能和使用方法。2學(xué)習(xí)CMOS集成門電路主要參數(shù)的

19、測試方法。二實驗原理CMOS邏輯門電路由NMOS和PMOS管組成。它具有功耗低、電源電壓范圍廣、輸出邏輯電平擺幅大、噪聲容限高、輸入阻抗高、制造工藝簡單、可靠性高等優(yōu)點。本實驗所用CMOS與非門型號為CD4011，是2輸入端四與非門。內(nèi)部邏輯圖及引腳排列如圖21（a）、（b）所示。（a） （b）圖211CMOS與非門的邏輯功能盡管CMOS與非門內(nèi)部電路結(jié)構(gòu)與TTL與非門不同，但它們的邏輯功能是完全一樣的。2CMOS與非門的主要參數(shù)CMOS與非門主要參數(shù)的定義及測試方法與TTL相仿，簡述如下：（1）靜態(tài)功耗PD 導(dǎo)通功耗PDL=IDLUDD 截止功耗PDH=IDHUDD測試電路如圖22（a）、（

20、b）所示，CMOS電路的靜態(tài)功耗非常低，一般為微瓦數(shù)量級。（2）輸出高、低電壓UOH和UOL輸出高、低電平通常是指在輸出端不帶任何負(fù)載的情況下測量的。當(dāng)輸入端全部接高電平時，測得的輸出電平就是UOL（»OV）；當(dāng)輸入端有一個為低電平時，測得的輸出電平就是UOH（»UDD） （a） （b）圖22（3）拉電流和灌電流負(fù)載能力（a）圖23（a）所示電路中，輸入端接低電平，輸出端接拉電流負(fù)載RL，調(diào)節(jié)RL，當(dāng)UOH下降到10V時所對應(yīng)的負(fù)載電流即為允許的拉電流IOH。圖中RO=1kW是采樣電阻，只要測出Ro上的電壓URO，即可求得：= （b）圖23（b）所示電路，輸入端接高電平，輸

21、出端接灌電流負(fù)載RL，調(diào)節(jié)RL，當(dāng)UOL上升到0.5V時所對應(yīng)的負(fù)載電流即為IOL。此時，= （a） （b）圖23（3）電壓傳輸特性CMOS門電路電壓傳輸特性的測量方法類似于TTL門電路。圖24 為逐點測量電壓傳輸特性的實驗電路。圖24CMOS與非門CD4011的主要參數(shù)規(guī)范（UDD=10V）a靜態(tài)電源電流 5mA e最大允許電壓 18Vb輸出低電平 0.1V f最小允許電壓 3Vc輸出高電平 9.5V g輸出延遲時間 tpH 300150ns tpLd輸出驅(qū)動電流 300150ns IOL>300mbA IOH>300mAh輸入電容 5PF3CMOS電路使用注意事項（1）UDD接

22、電源正極，USS接電源負(fù)極（通常接地），電源絕對不容許反接。（2）電源電壓使用范圍3V18V，實驗中一般要求使用12V或5V電源。工作在不同電源電壓下的器件，其輸出阻抗，工作速度和功耗等參數(shù)也會不同，在設(shè)計、使用中應(yīng)引起注意。（3）器件輸入信號ui，要求USS<Ui<UDD。（4）閑置輸入端一律不準(zhǔn)懸空，輸入端懸空，不僅會造成邏輯混亂，而且容易損壞器件。閑置輸入端的處理方法：a按照邏輯要求，直接接UDD或USS。b工作速度不高的電路中，允許與有用輸入端并聯(lián)使用。（5）輸出端不允許直接與UDD或USS連接，否則將導(dǎo)致器件損壞。（6）除三態(tài)器件外，一般不允許幾個器件輸出端并接使用。為了

23、增加驅(qū)動能力，允許把同一芯片上電路并聯(lián)使用，此時器件的輸入端與輸出端均對應(yīng)相連。（7）電烙鐵和測試儀器外殼必須良好接地。（8）若信號源與CMOS器件使用兩組電源供電，應(yīng)先開CMOS電源，并最后關(guān)閉CMOS電源。三實驗設(shè)備及器件1示波器（自備）； 2直流電壓表、毫安表3CMOS二輸入四與非門CD4011×1 四實驗內(nèi)容取UDD+12V、USS接地。按CMOS集成電路使用規(guī)則接線及操作。1驗證CD4011的邏輯功能參考實驗一有關(guān)部分，記錄測試結(jié)果。2測量靜態(tài)功耗PO 按圖22（a）接線，測量IDL，計算POL。記錄之。按圖22（b）接線，測量IDH，計算POH。記錄之。3測量輸出高電平U

24、OH及輸出低電平UOL。 4測量拉電流負(fù)載能力IOH及灌電流負(fù)載能力IOL。按圖23（a）接線，測量URO，計算IOH。按圖23（b）接線，測量URO，計算IOL。5測量電壓傳輸特性（1）取UDD=12V，逐點測量電壓傳輸特性，并從中讀出有關(guān)參數(shù)值。記錄表21。表21Ui（V）01.02.03.04.05.06.07.08.09.010.011.0Uo（V）（2）取UDD=5V，重復(fù)（1）內(nèi)容。記錄表22中。表22Ui（V）00.51.01.52.02.53.03.54.04.55.05.0Uo（V）五實驗報告1整理實驗數(shù)據(jù)，繪出實驗曲線和波形。2比較CMOS和TTL與非門參數(shù)，并總結(jié)電路的特

25、點。3比較CMOS和TTL與非門的電壓傳輸特性，分析它們的特點。實驗四 TTL集電極開路門與三態(tài)輸出門的應(yīng)用一實驗?zāi)康?掌握TTL集電極開路門(OC門)的邏輯功能及應(yīng)用。2了解集電極負(fù)載電阻RL對集電極開路門的影響。3掌握TTL三態(tài)輸出門(TSL門)的邏輯功能及應(yīng)用。二實驗原理數(shù)字系統(tǒng)中有時需要把兩個或兩個以上集成邏輯門的輸出端直接并接在一起完成一定的邏輯功能。對于普通的TTL門電路。由于輸出級采用了推拉式輸出電路，無論輸出是高電平還是低電平，輸出阻抗都很低。因此，通常不允許將它們的輸出端并接在一起使用。集電極開路門和三態(tài)輸出門是兩種特殊的TTL門電路，它們允許把輸出端直接并接在一起使用。1T

26、TL集電極開路門(OC門)本實驗所用OC與非門型號為2輸入四與非門74LS03，內(nèi)部邏輯圖及引腳排列如圖31(a)、(b)所示。OC與非門的輸出管V3是懸空的，工作時，輸出端必須通過一只外接電阻RL和電源EC相連接，以保證輸出電壓符合電路要求。(a) (b)圖31OC門的應(yīng)用主要有下述三個方面。（1）利用電路的“線與”特性方便的完成某些特定的邏輯功能。（2）實現(xiàn)多路信息采集，使兩路以上的信息共用一個傳輸通道(總線)。（3）實現(xiàn)邏輯電平的轉(zhuǎn)換。2TTL三態(tài)輸出門(TSL門)TTL三態(tài)輸出門是一種特殊的門電路，它與普通的TTL門電路結(jié)構(gòu)不同，它的輸出端除了通常的高電平、低電平兩種狀態(tài)外(這兩種狀態(tài)

27、均為低阻狀態(tài))，還有第三種輸出狀態(tài)高阻狀態(tài)，處于高阻狀態(tài)時，電路與負(fù)載之間相當(dāng)于開路。圖34是三態(tài)輸出四總線緩沖器的邏輯符號，它有一個控制端(又稱禁止端或使能端)E，E=0為正常工作狀態(tài)，實現(xiàn)Y=A的邏輯功能；=1為禁止?fàn)顟B(tài)，輸出Y呈現(xiàn)高阻狀態(tài)。這種在控制端加低電平時電路才能正常工作的工作方式稱低電平使能。圖34 圖35三態(tài)輸出門接邏輯功能及控制方式分有各種不同類型，在實驗中所用三態(tài)門的型號是74LS125(三態(tài)輸出四總線緩沖器)，圖35是它的引腳排列。表31為其功能表。表31輸 入輸 出AY00101101高阻態(tài)三態(tài)電路主要用途之一是實現(xiàn)總線傳輸，即用一個傳輸通道(稱總線)，以選通方式傳送多

28、路信息。圖36所示，電路把若干個三態(tài)TTL電路輸出端直接連接在一起構(gòu)成三態(tài)門總線，使用時，要求只有需要傳輸信息的三態(tài)控制端處于使能態(tài)(=0)其余各門皆處于禁止?fàn)顟B(tài)(=1)。由于三態(tài)門輸出電路結(jié)構(gòu)與普通TTL電路相同，顯然，若同時有兩個或兩個以上三態(tài)門的控制處于使能態(tài)，將出現(xiàn)與普通TTL門“線與”運用時同樣的問題，因而是絕對不允許的。三實驗設(shè)備與器件1示波器（自備）2直流電壓表 32輸入四OC與非門74LS03×1 2輸入四三態(tài)非門74LS125×1 電阻2.2K×1四實驗內(nèi)容1集電極開路門的應(yīng)用TTL集電極開路與非門74LS03負(fù)載電阻RL=2.2K，將兩個OC與

29、非門輸出端直接并接在一起，則它們的輸出如圖3-6即把兩個(或兩個以上)OC與非門“線與”可完成“與或非”的邏輯功能。2三態(tài)輸出門（1）測試74LS125三態(tài)輸出門的邏輯功能圖37三態(tài)門輸入端接邏輯開關(guān)，控制端接單脈沖源，輸出端接01指示器。逐個測試集成塊中2個門的邏輯功能，記入表31中。（2）三態(tài)輸出門的應(yīng)用將兩個三態(tài)緩沖器按圖37接線,輸入端按圖示加輸入信號，控制端接邏輯開關(guān)，輸出端接電平指標(biāo)器，先使兩個三態(tài)門的控制端均為高電平“1”，即處于禁止?fàn)顟B(tài)，方可接通電源，然后輪流使其中一個門的控制端接低電平“0”,觀察總線的邏輯狀態(tài)。注意， 應(yīng)先使工作的三態(tài)門轉(zhuǎn)換到禁止?fàn)顟B(tài)，再讓另一個門開始傳遞數(shù)

30、據(jù)。記錄實驗結(jié)果。五實驗報告1畫出實驗電路圖，并標(biāo)明有關(guān)外接元件值。2整理分析實驗結(jié)果，總結(jié)集電極開路門和三態(tài)輸出門的優(yōu)缺點。實驗五 集成邏輯電路的連接和驅(qū)動 一實驗?zāi)康?1掌握TTL、CMOS集成電路輸入電路與輸出電路的性質(zhì)。2掌握集成邏輯電路相互銜接時應(yīng)遵守的規(guī)則和實際銜接方法。二實驗原理 1TTL電路輸入輸出電路性質(zhì) 當(dāng)輸入端為高電平時，輸入電流是反向二極管的漏電流，電流極小。其方向是從外部流入輸入端。當(dāng)輸入端處于低電平時，電流由電源 VCD 經(jīng)內(nèi)部電路流出輸入端，電流較大，當(dāng)與上一級電路銜接時，將決定上級電路應(yīng)具有的負(fù)載能力。高電平輸出電壓在負(fù)載不大時為3.5V左右。低電平輸出時，允許

31、后級電路灌入電流，隨著灌入電流的增加，輸出低電平將升高，一般LS系列TTL電路允許灌入8mA電流，即可吸收后級20個LS系列標(biāo)準(zhǔn)門的灌入電流。最大允許低電平輸出電壓為0.4V。 2CMOS電路輸入輸出電路性質(zhì) 一般CD系列的輸入阻抗可高達(dá)1010，輸入電容在5pf以下，輸入高電平通常要求在3.5V以上，輸入低電平通常為1.5V以下。因CMOS電路的輸出結(jié)構(gòu)具有對稱性，故對高低電平具有相同的輸出能力，負(fù)載能力較小，僅可驅(qū)動少量的CMOS電路。當(dāng)輸出端負(fù)載很輕時，輸出高電平將十分接近電源電壓；輸出低電平時將十分接近低電位。 在高速CMOS電路54/74HC系列中的一個子系列54/74HCT，其輸入

32、電平與TTL電路完全相同，因此在相互取代時，不需考慮電平的匹配問題。 3集成邏輯電路的銜接 在實際的數(shù)字電路系統(tǒng)中總是將一定數(shù)量的集成邏輯電路按需要前后連接起來。這時，前級電路的輸出將與后級電路的輸入相連并驅(qū)動后級電路工作。這就存在著電平的配合和負(fù)載能力這兩個需要妥善解決的問題?？捎孟铝袔讉€表達(dá)式來說明連接時所要滿足的條件：（n為后級門的數(shù)目） VOH （前級） ViH（后級） VOL （前級） ViL（后級） IOH （前級） n×IiH（后級） IOL （前級） n×Iil（后級） （1）TTL與TTL的連接 TTL集成邏輯電路的所有系列，由于電路結(jié)構(gòu)形式相同，電平配合

33、比較方便，不需要外接元件可直接連接，不足之處是受低電平時負(fù)載能力的限制。表41列出了74系列TTL電路的扇出系數(shù)。表41 74LS0074ALS00740074L0074S00 74LS002040540574ALS00204054057400408010401074L001020220174S00501001210012 （2）TTL驅(qū)動CMOS電路TTL電路驅(qū)動CMOS電路時，由于CMOS電路的輸入阻抗高，故此驅(qū)動電流一般不會受到限制，但在電平配合問題上，低電平是可以的，高電平時有困難，因為TTL電路在滿載時，輸出高電平通常低于CMOS電路對輸入高電平的要求，因此為保證TTL輸出高電平時，

34、后級的CMOS電路能可靠工作，通常要外接一個提拉電阻R，如圖41所示，使輸出高電平達(dá)到3.5V以上，R的取值為 26.2K較合適，這時TTL后級的CMOS電路的數(shù)目實際上是沒有什么限制的。 圖41 TTL電路驅(qū)動CMOS電路（3）CMOS驅(qū)動TTL電路CMOS的輸出電平能滿足TTL對輸入電平的要求，而驅(qū)動電流將受限制，主要是低電平時的負(fù)載能力。表42列出了一般CMOS電路驅(qū)動TTL電路時的扇出系數(shù)，從表中可見，除了74HC系列外的其它CMOS電路驅(qū)動TTL的能力都較低。表42 LSTTLLTTLTTLASLTTLCD4001B系列1202MC14001B系列1202MM74HC及74HCT系列

35、1020220既要使用此系列又要提高其驅(qū)動能力時，可采用以下兩種方法： a采用CMOS驅(qū)動器，如CD4049、CD4050是專為給出較大驅(qū)動能力而設(shè)計的CMOS電路。 b幾個同功能的CMOS電路并聯(lián)使用，即將其輸入端并聯(lián)，輸出端并聯(lián)（TTL電路是不允許并聯(lián)的）。（4） CMOS與CMOS的銜接CMOS電路之間的連接十分方便，不需另加外接元件。對直流參數(shù)來講，一個CMOS電路可帶動的CMOS電路數(shù)量是不受限制，但在實際使用時，應(yīng)當(dāng)考慮后級門輸入電容對前級門傳輸速度的影響，電容太大時，傳輸速度要下降，因此在高速使用時要從負(fù)載電容來考慮，例如CD4000T系列。CMOS電路在10MHz以上速度運用時

36、應(yīng)限制在20個門以下。 三實驗設(shè)備與器件15V直流電源 2邏輯電平開關(guān)3邏輯電平顯示器 4直流數(shù)字電壓表 5直流毫安表 674LS00，CD4001 7電 阻：3K 四實驗內(nèi)容1TTL電路驅(qū)動CMOS電路 （a） （b）用74LS00 的一個門來驅(qū)動CD4001的四個門，實驗電路如圖41，R取3K。測量連接3K與不連接3K電阻時74LS00的輸出高低電平及CD4001的邏輯功能。2CMOS電路驅(qū)動TTL 電路電路如圖44所示，被驅(qū)動的電路用74LS00的四個門并聯(lián)。電路的輸入端接邏輯開關(guān)輸出插口，四個輸出端分別接邏輯電平顯示的輸入插口。先用CD4001的一個門來驅(qū)動，觀測CD4001的輸出電平

37、和74LS00的邏輯功能。然后將CD4001的其余三個門，一個個并聯(lián)到第一個門上（輸入與輸入，輸出與輸出并聯(lián)），分別觀察CMOS的輸出電平及74LS00的邏輯功能。 五預(yù)習(xí)要求 1自擬各實驗記錄用的數(shù)據(jù)表格，及邏輯電平記錄表格。2熟悉所用集成電路的引腳功能。 六實驗報告1整理實驗數(shù)據(jù)，作出輸出特性曲線，并加以分析。2通過本次實驗，你對不同集成門電路的銜接得出什么結(jié)論？實驗六 加法器一實驗?zāi)康?掌握半加器和全加器的邏輯功能及測試方法。2測試中規(guī)模集成全加器74LS183功能。二實驗原理在數(shù)字系統(tǒng)中，經(jīng)常需要進(jìn)行算術(shù)運算，邏輯操作及數(shù)字大小比較等操作，實現(xiàn)這些運算功能的電路是加法器。加法器是一種組

38、合邏輯電路，主要功能是實現(xiàn)二進(jìn)制數(shù)的算術(shù)加法運算。半加器完成兩個一位二進(jìn)制數(shù)相加，而不考慮由低位來的進(jìn)位。半加器邏輯表達(dá)式為 邏輯符號如圖41所示，AnBn為輸入端，Sn為本位和數(shù)輸出端，Cn為向高位進(jìn)位輸出端，圖42為用與門和異或門實現(xiàn)半加器的電路圖。圖41 圖42全加器是帶有進(jìn)位的二進(jìn)制加法器，全加器的邏輯表達(dá)式為邏輯符號如圖43所示，它有三個輸入端An、Bn、Cn-1。Cn-1為低位來的進(jìn)位輸入端，兩個輸出端Sn、Cn。實現(xiàn)全加器邏輯功能的方案有多種。中規(guī)模集成電路雙全加器74LS183內(nèi)部邏輯圖及引腳排列如圖43(a)、(b)所示。74LS08引腳圖，如圖47所示。(a) (b)圖43

39、圖47 圖48本實驗采用的與門型號為2輸入四與門74LS08，異或門型號為2輸入四異或門74LS86，構(gòu)成一位半加器。三實驗設(shè)備及器件 2輸入四與門74LS08×1 2 輸入四異或門74LS86×1，雙全加器74LS183×1四實驗內(nèi)容1用74LS08及74LS86構(gòu)成一位半加器，參考圖48連接實驗電路，以及仿真實例。2集成全加器74LS183邏輯功能測試輸入端接邏輯開關(guān)、輸出端接電平指示器，逐個測試兩個全加器的邏輯功能。記錄之。表41輸入輸出AoBoSoCo00011011五實驗報告1整理半加器、全加器實驗結(jié)果，總結(jié)邏輯功能。2對用74LS08、74LS86及7

40、4LS183構(gòu)成的全加器。實驗七 譯碼器及其應(yīng)用一實驗?zāi)康?掌握中規(guī)模集成譯碼器的邏輯功能和使用方法。2熟悉數(shù)碼管的使用。二實驗原理譯碼器是一個多輸入、多輸出的組合邏輯電路。它的作用是把給定的代碼進(jìn)行“翻譯”，變成相應(yīng)的狀態(tài)，使輸出通道中相應(yīng)的一路有信號輸出。譯碼器在數(shù)字系統(tǒng)中有廣泛的用途，不僅用于代碼的轉(zhuǎn)換、終端的數(shù)字顯示，還用于數(shù)據(jù)分配，存貯器尋址和組合控制信號等。不同的功能可選用不同種類的譯碼器。譯碼器可分為通用譯碼器和顯示譯碼器兩大類。前者又分為變量譯碼器和代碼變換譯碼器。1變量譯碼器（又稱二進(jìn)制譯碼器），用以表示輸入變量的狀態(tài)，如2線4線、3線8線和4線16線譯碼器。以3線8線譯碼器

41、74LS138為例進(jìn)行分析，圖51（a）、（b）分別為其邏輯圖及引腳排列。其中A2、A1、A0為地址輸入端，07為譯碼輸出端，S1、2、3為使能端。表51為74LS138功能表。 當(dāng)S21，2+3=0時，器件使能，地址碼所指定的輸出端有信號（為0）輸出，其它所有輸出端均無信號（全為1）輸出。當(dāng)S10，23X時，或S1X，2+3l時，譯碼器被禁止，所有輸出同時為1。圖51 38線譯碼器74LS138邏輯圖及引腳排列表51輸入輸出1000001111111100011011111110010110111111001111101111101001111011110101111110111011011

42、11110110111111111100xxxx11111111x1xxx111111112數(shù)碼顯示譯碼器a七段發(fā)光二極管（LED）數(shù)碼管LED數(shù)碼管是目前最常用的數(shù)字顯示器，圖55（a）、（b）為共陰管和共陽管的電路，（c）為兩種不同出線形式的引出腳功能圖。一個LED數(shù)碼管可用來顯示位09十進(jìn)制數(shù)和一個小數(shù)點。小型數(shù)碼管（0.5寸和0.36寸）每段發(fā)光二極管的正向壓降，隨顯示光（通常為紅、綠、黃、橙色）的顏色不同略有差別，通常約為22.5V，每個發(fā)光二極管的點亮電流在510mA。LED數(shù)碼管要顯示BCD碼所表示的十進(jìn)制數(shù)字就需要有一個專門的譯碼器，該譯碼器不但要完成譯碼功能，還要有相當(dāng)?shù)尿?qū)動

43、能力。（a）共陰連接（“1”電平驅(qū)動） （b）共陽連接 （“0”電平驅(qū)動）（c）引腳功能圖圖55 LED數(shù)碼管bBCD碼七段譯碼驅(qū)動器此類譯碼器型號有74LS47（共陽），74LS48（共陰），CD4511（共陰）等，本實驗系采用CD4511BCD碼鎖存七段譯碼驅(qū)動器。驅(qū)動共陰極LED數(shù)碼管。圖56為CD4511引腳排列。 圖56 CD4511引腳排列其中，A、B、C、DBCD碼輸入端a、b、c、d、e、f、g譯碼輸出端，輸出“1”有效，用來驅(qū)動共陰極LED數(shù)碼管。測試輸入端，=“0”時，譯碼輸出全為“1”一消隱輸入端，“0”時，譯碼輸出全為“0”LE鎖定端，LE“l(fā)”時譯碼器處于鎖定（保持）

44、狀態(tài)。譯碼輸出保持在LE0時的數(shù)值，LE0為正常譯碼。表52為CD4511功能表。CD4511內(nèi)接有上拉電阻，故只需在輸出端與數(shù)碼管筆段之間串入限流電阻即可工作。譯碼器還有拒偽碼功能，當(dāng)輸入碼超過1001時，輸出全為“0”，數(shù)碼管熄滅。 表52輸入輸出LEDCBAabcDefg顯示字形xx0xxxx11111118x01xxxx0000000消隱011000011111100011000101100001011001011011012011001111110013011010001100114011010110110115011011000111116011011111100007011100

45、01111111801110011110011901110100000000消隱01110110000000消隱01111000000000消隱01111010000000消隱01111100000000消隱01111110000000消隱111xxxx鎖存鎖存在本數(shù)字電路實驗裝置上已完成了譯碼器CD4511和數(shù)碼管之間的連接。實驗時，只要接通+5V電源和將十進(jìn)制數(shù)的BCD碼接至譯碼器的相應(yīng)輸入端A、B、C、D即可顯示09的數(shù)字。四位數(shù)碼管可接受四組BCD碼輸入。CD4511與LED數(shù)碼管的連接如圖57所示。圖57 CD4511驅(qū)動一位LED數(shù)碼管三實驗設(shè)備與器件1十5V直流電源 2雙蹤示波器

46、（自備）3連續(xù)脈沖源 4邏輯電平開關(guān)5邏輯電平顯示器 6撥碼開關(guān)組7譯碼顯示器 874LS138×2，CD4511×1四實驗內(nèi)容1數(shù)據(jù)撥碼開關(guān)的使用將實驗裝置上的四組撥碼開關(guān)的輸出Ai、Bi、Ci、Di分別接至4組顯示譯碼/驅(qū)動器CD4511的對應(yīng)輸入口，LE、接至三個邏輯開關(guān)的輸出插口，接上+5V電源，然后按功能表52輸入的要求锨動四個數(shù)碼的增減（“+”與“-”鍵）和操作與LE、對應(yīng)的三個邏輯開關(guān)，觀測撥碼盤上的四位數(shù)與LED數(shù)碼管顯示的對應(yīng)數(shù)字是否一致及譯碼顯示是否正常。274LS138譯碼器邏輯功能測試將譯碼器使能端S11，2+3=0及地址端A2、A1、A0分別接至邏

47、輯電平開關(guān)輸出口，八個輸出端70依次連接在邏輯電平顯示器上。撥動邏輯電平開關(guān)，按表51逐項測試74LS138的邏輯功能。五實驗預(yù)習(xí)要求1復(fù)習(xí)有關(guān)譯碼器和分配器的原理。2根據(jù)實驗任務(wù)，畫出所需的實驗線路及記錄表格。實驗八 組合邏輯電路的設(shè)計與測試一實驗?zāi)康恼莆战M合邏輯電路的設(shè)計與測試方法。二實驗原理1使用中、小規(guī)模集成電路來設(shè)計組合電路是最常見的邏輯電路。設(shè)計組合電路的一般步驟如圖61所示。根據(jù)設(shè)計任務(wù)的要求建立輸入、輸出變量，并列出真值表。然后用邏輯代數(shù)或卡諾圖化簡法求出簡化的邏輯表達(dá)式。并按實際選用邏輯門的類型修改邏輯表達(dá)式。根據(jù)簡化后的邏輯表達(dá)式，畫出邏輯圖，用標(biāo)準(zhǔn)器件構(gòu)成邏輯電路。最后，

48、用實驗來驗證設(shè)計的正確性。圖61 組合邏輯電路設(shè)計流程圖2組合邏輯電路設(shè)計舉例用“與非”門設(shè)計一個表決電路。當(dāng)四個輸入端中有三個或四個為“1”時，輸出端才為“1”。設(shè)計步驟：根據(jù)題意列出真值表如表6l所示，再填入卡諾圖表62中。表6l真值表D0000000011111111A0000111100001111B0011001100110011C0101010101010101Z0000000100010111表62 卡諾圖BC DA000111100001111111101由卡諾圖得出邏輯表達(dá)式，并演化成“與非”的形式根據(jù)邏輯表達(dá)式畫出用“與非門”構(gòu)成的邏輯電路如圖62所示。圖62 表決電路邏輯圖用實驗驗證邏輯功能。在實驗裝置適當(dāng)位置選定三個14P插座，按照集成塊定位標(biāo)記插好集成塊74LS20。按圖62接線，輸入端A、B、C、D接至邏輯開關(guān)輸出插口，輸出端Z接