電子電路EDA技術(shù)課程實踐試驗考試報告書

1、課程實踐實驗考試設(shè)計報告設(shè)計課題：7 段數(shù)碼顯示分鐘與秒鐘設(shè)計自考專業(yè)：電子信息技術(shù) (B080738)考生姓名：xxx指導(dǎo)教師：xxx設(shè)計時間：2016-03-11電子電路 EDA 技術(shù)實踐考試設(shè)計任務(wù)書姓名：xxx專業(yè)：電子信息技術(shù)專業(yè)代碼：B080738指導(dǎo)教師：xxx職稱：課程名稱電子電路 EDA 技術(shù)課程設(shè)計題目：7 段數(shù)碼顯示分鐘與秒鐘設(shè)計設(shè)計要求：1設(shè)計一個 1 分鐘計時器，并顯示秒數(shù)，顯示采用七段數(shù)碼管。2模塊劃分；3 HDL 代碼編寫；4仿真并驗證設(shè)計結(jié)果。所需儀器設(shè)備：計算機及相關(guān)開發(fā)設(shè)計軟件、EDA 實箱、示波器成果驗收形式：需求分析；概要設(shè)計；詳細(xì)設(shè)計；調(diào)試與分析；試驗

2、報告參考文獻：1基于 FPGA 的現(xiàn)代數(shù)字系統(tǒng)設(shè)計西安電子科技大學(xué)出版社2011 年版2. 華清遠(yuǎn)見嵌入式培訓(xùn)中心編<<FPGA 應(yīng)用開發(fā)入門與典型實例>>時間2016 311安排目錄一、總體設(shè)計分析41.1設(shè)計論證錯誤！未定義書簽。1.2模塊劃分41.3輸入輸出端口分配5二、各模詳細(xì)塊設(shè)計與仿真52.1分頻器設(shè)計52.2分鐘與秒鐘計數(shù)設(shè)計62.3動態(tài)掃描模塊設(shè)計72.4數(shù)碼管譯碼器設(shè)計82.5頂層模塊設(shè)計9三、綜合仿真測試10四、分析與總結(jié)10五、附件12一、 總體設(shè)計分析1.1 原理分析分計數(shù)器和秒計數(shù)器為60 進制計數(shù)器， 采用 10 進制計數(shù)器與 6 進制計數(shù)器

3、組合而成，便于數(shù)碼管顯示設(shè)計。若采用靜態(tài)掃描顯示方式，則4 個數(shù)碼管段選線是獨立的，則需要I/O 端口較多，占有資源大，且此功耗大。因此，采用動態(tài)掃描顯示方式輸出。1.2 模塊劃分該設(shè)計主要由分頻器、計數(shù)器、動態(tài)掃描顯示模塊、共陰7 段數(shù)碼管譯碼器組成。其中分頻器設(shè)計中，采用有 PLL 鎖相環(huán)分頻后的 200Hz 的時鐘源，經(jīng) 200 分頻后為 1HZ 的秒計數(shù)時鐘；另外 200Hz 作為數(shù)碼管動態(tài)掃描等其他所用時鐘源；采用太快得時鐘動態(tài)掃描，數(shù)碼管顯示會有些昏暗；頻率太慢人眼睛會看到閃爍。2 個 60 進制計數(shù)器分別作為分計數(shù)器和秒計數(shù)器。一個60 進制計數(shù)器由一個 6 進制計數(shù)器和一個10

4、 進制計數(shù)器組成，便于四個數(shù)碼管的顯示。另外，使用一個接口作為數(shù)碼管復(fù)位按鍵接口；由于是共共陰7 段數(shù)碼管，因此， FPGA 輸出接口與數(shù)碼管間需接數(shù)碼管驅(qū)動電路，增強FPGA 輸出信號的驅(qū)動能力。數(shù)碼管動態(tài)200Hz200 分頻器lHz掃描電路四6 進制譯分計數(shù)器60 進制只計數(shù)器共碼陰器計數(shù)器10 進制數(shù)碼管秒計數(shù)器計數(shù)器圖 1總體設(shè)計框圖1.3 輸入輸出端口分配FPGA 分配的與外圍電路的接口管腳信號，其中各引腳的功能如下：引腳符號功能說明1Rst_n數(shù)碼管復(fù)位按鍵接口2disp_select外接數(shù)碼管陰極動態(tài)掃描接口（四根信號）3disp_data譯碼器輸出端，接數(shù)碼管的陽極（ ag7

5、 根信號口，中間需驅(qū)動器，四個數(shù)碼管并聯(lián)）二、 各模塊詳細(xì)設(shè)計與仿真2.1 分頻器設(shè)計Verilog HDL 代碼如下：（200HZ的動態(tài)掃描時鐘進行200 分頻為1HZ計時時鐘信號）module Clk_Div200 ( Clk_in,Rst_n,Clk_out ) ;inputClk_in,Rst_n;output reg Clk_out ;reg7:0 Cnt;always ( posedge Clk_in ) beginif ( !Rst_n )Cnt <= 0;else if ( Cnt = 8'd199 )Cnt <= 0;else Cnt <= Cnt

6、+ 1'b1;endalways ( posedge Clk_in ) beginif ( !Rst_n )Clk_out <= 0;else if ( Cnt = 8'd199)Clk_out <= Clk_out ;endendmodule功能仿真結(jié)果如下圖：2.2 分鐘與秒鐘計數(shù)設(shè)計采用與十進制計數(shù)器與六進制計數(shù)器組合而成，一個60 進制的計數(shù)器。Verilog HDL 代碼如下：moduletime_counter/分鐘秒鐘計數(shù)(Rst_n,Clk_out,time_bit_high,time_bit_low,EO);inputClk_out,Rst_n;o

7、utput EO;output 3:0 time_bit_high,time_bit_low;reg 3:0 time_bit_high,time_bit_low;regEO;reglow_to_high;wireClk_out;always (posedge Clk_out) begin/低位計數(shù)，到 9 清零，高位計數(shù)使能開啟 if( !Rst_n ) begintime_bit_low <= 4'b0;low_to_high <= 1'b0;endelse if(time_bit_low <4'b1001) begintime_bit_low &

8、lt;= time_bit_low + 4'b1;low_to_high <= 1'b0;endelse if(time_bit_low =4'b1001) beginlow_to_high <= 1'b1;time_bit_low <= 4'b0;endendalways ( low_to_high )beginif( !Rst_n )begintime_bit_high <= 4'b0;EO <= 1'b0;endelse if(time_bit_high < 4'b0101 &&a

9、mp; low_to_high = 1'b1)begin/高位計數(shù)，到 5 清零，高位計數(shù)使能開啟time_bit_high = time_bit_high + 4'b1;EO <= 1'b0;endelse if ( time_bit_high = 4'b0101 && low_to_high = 1'b1)begin time_bit_high <= 1'b0;EO <= 1'b1;endendendmodule 功能仿真結(jié)果如下圖： (輸入 Rst_n 復(fù)位信號，分秒計數(shù)清零。秒鐘計數(shù)，低溫到 9

10、清零后產(chǎn)生高位計數(shù)信號 low_to_high ，高位計數(shù)到 5 后。對于秒鐘計數(shù)產(chǎn)生分鐘低位開始計數(shù)的使能信號 EO)2.3 動態(tài)掃描模塊設(shè)計采用與 200Hz 的時鐘不斷刷新顯示， 利用人眼睛視覺延時特性， 動態(tài)顯示計數(shù)結(jié)果。四位共陰數(shù)碼管動態(tài)掃描。 Verilog HDL 代碼如下：moduledynamic_scanning/四位共陰數(shù)碼管動態(tài)掃描(Rst_n,Clk_in,disp_select,minute_bit_high,minute_bit_low,second_bit_high,second_bit_low);inputRst_n,Clk_in;input 3:0 minu

11、te_bit_high,minute_bit_low,second_bit_high,second_bit_low; output 3:0 disp_select;regwire3:0 disp_select;3:0 minute_bit_high,minute_bit_low,second_bit_high,second_bit_low;reg1:0 Cnt;always ( posedge Clk_in ) beginif ( !Rst_n )Cnt <= 0;else if ( Cnt = 2'b11 )Cnt <= 0;else Cnt <= Cnt + 1&

12、#39;b1;endalways ( posedge Clk_in )begincase (Cnt)2'b00 : disp_select <= second_bit_low2'b01 : disp_select <= second_bit_high;2'b10 : disp_select <= minute_bit_low2'b11 : disp_select <= minute_bit_high ;default:disp_select <= 4'b1111;endcaseendendmodule2.4 數(shù)碼管譯碼器設(shè)計

13、對計數(shù)器輸出的數(shù)據(jù)， 進行譯碼，生成在七段共陰數(shù)碼管上能顯示09 的二進制信號。 Verilog HDL 代碼如下：moduledisp_decode4_7(Rst_n,Clk_in,minute_bit_high,minute_bit_low,second_bit_high,second_bit_low, select_data,disp_data);inputRst_n,Clk_in;input3:0 minute_bit_high,minute_bit_low,second_bit_high,second_bit_low;input 3:0 select_data;output 7:0

14、disp_data;wire 3:0 minute_bit_high,minute_bit_low,second_bit_high,second_bit_low; reg 7:0 disp_data;reg 3:0 data;always ( posedge Clk_in )beginif(Rst_n = 1'b1) begincase(select_data)4'b1110: data = second_bit_low;4'b1101: data = second_bit_high;4'b1011: data = minute_bit_low;4'b0

15、111: data = minute_bit_high;default:data = 4'b1111;endcaseendcase(data)4'b0000: disp_data <= 7'b1111110;4'b0001: disp_data <= 7'b0110000;4'b0010: disp_data <= 7'b1101101;4'b0011: disp_data <= 7'b1111001;4'b0100: disp_data <= 7'b0110011;4'

16、;b0101: disp_data <= 7'b1011011;4'b0110: disp_data <= 7'b1011111;4'b0111: disp_data <= 7'b1110000;4'b1000: disp_data <= 7'b1111111;4'b1001: disp_data <= 7'b1111011;default: disp_data <= 7'b0;endcaseendendmodule2.5 頂層模塊設(shè)計對以上各個功能模塊例化，設(shè)計頂層文件，完成最

17、終Verilog HDL 設(shè)計。Verilog HDL 代碼如下：moduledisp_minute_second_top (Rst_n,Clk_in,disp_select,disp_data);inputClk_in,Rst_n;output 3:0 disp_select;output 6:0 disp_data;wireClk_out,EO;wire 3:0 disp_select;wire3:0 minute_bit_high,minute_bit_low,second_bit_high,second_bit_low;wire3:0select_data;Clk_Div200 U_C

18、lk_Div200 (.Rst_n(Rst_n),.Clk_in(Clk_in),.Clk_out(Clk_out);time_counterU_second_counter(.Rst_n(Rst_n),.Clk_out(Clk_out),.time_bit_high(second_bit_high),.time_bit_low(second_bit_low),.EO(EO);time_counterU_minute_counter(.Rst_n(Rst_n),.Clk_out(Clk_out),.time_bit_high(minute_bit_high),.time_bit_low(min

19、ute_bit_low),.EO();dynamic_scanning U_dynamic_scanning (.Rst_n(Rst_n),.Clk_in(Clk_in),.disp_select(disp_select),.minute_bit_high(minute_bit_high),.minute_bit_low(minute_bit_low),.second_bit_high(second_bit_high),.second_bit_low(second_bit_low);disp_decode4_7U_disp_decode4_7(.Rst_n(Rst_n),.Clk_in(Clk

20、_in),.minute_bit_high(minute_bit_high),.minute_bit_low(minute_bit_low),.second_bit_high(second_bit_high),.second_bit_low(second_bit_low),.select_data(disp_select),.disp_data(disp_data);Endmodule三、 綜合仿真測試對工程設(shè)計文件綜合， RTL 視圖如下：然后進行時序分析與時序仿真。 數(shù)碼管復(fù)位信號為低時， 計時器復(fù)位清零。四、 分析與總結(jié)1. 自頂向下的設(shè)計方法利用功能分割手段將設(shè)計由上到下進行層次話和模塊化，及分層次、分模塊進行設(shè)計和仿真。功能分割時，將系統(tǒng)功能分解為功能塊，功能塊再分解為邏輯塊，邏輯塊再分解為更少的邏輯塊和電路。如此分割，逐步的將系統(tǒng)細(xì)化，將功能逐步的具體化，模塊化。