Basys 2數(shù)字電路實(shí)驗(yàn)指導(dǎo)書

1、Basys 2數(shù)字電路實(shí)驗(yàn)指導(dǎo)書 同學(xué)們先去網(wǎng)上下載ISE軟件，破解并安裝！前 言一、實(shí)驗(yàn)課目的EDA實(shí)驗(yàn)課是電子工程類專業(yè)教學(xué)中重要的實(shí)踐環(huán)節(jié)，包括了ISE開發(fā)環(huán)境基本操作及Verilog語言、組合邏輯電路設(shè)計(jì)、流水燈設(shè)計(jì)、計(jì)數(shù)器設(shè)計(jì)、掃描顯示電路的驅(qū)動、綜合層次性實(shí)驗(yàn)交通燈或數(shù)字秒表設(shè)計(jì)實(shí)驗(yàn)。要求學(xué)生通過實(shí)驗(yàn)學(xué)會正確使用EDA技術(shù)，掌握FPGA器件的開發(fā)，熟練使用ISE開發(fā)環(huán)境，掌握Verilog語言的編程，掌握數(shù)字電路和系統(tǒng)的設(shè)計(jì)。通過實(shí)驗(yàn)，使學(xué)生加深對課堂專業(yè)教學(xué)內(nèi)容的理解，培養(yǎng)學(xué)生理論聯(lián)系實(shí)際的能力，實(shí)事求是，嚴(yán)謹(jǐn)?shù)目茖W(xué)作風(fēng)，使學(xué)生通過實(shí)驗(yàn)結(jié)果，利用所學(xué)的理論去分析研究EDA技術(shù)。培

2、養(yǎng)學(xué)生使用EDA實(shí)驗(yàn)設(shè)備的能力以及運(yùn)用實(shí)驗(yàn)方法解決實(shí)際問題的能力。二、實(shí)驗(yàn)要求： 1.課前預(yù)習(xí) 認(rèn)真閱讀實(shí)驗(yàn)指導(dǎo)書，了解實(shí)驗(yàn)內(nèi)容； 認(rèn)真閱讀有關(guān)實(shí)驗(yàn)的理論知識； 讀懂程序代碼。2.實(shí)驗(yàn)過程 按時到達(dá)實(shí)驗(yàn)室； 認(rèn)真聽取老師對實(shí)驗(yàn)內(nèi)容及實(shí)驗(yàn)要求的講解； 認(rèn)真進(jìn)行實(shí)驗(yàn)的每一步，觀察程序代碼與仿真結(jié)果是否相符； 將實(shí)驗(yàn)過程中程序代碼和仿真結(jié)果提交給老師審查； 做完實(shí)驗(yàn)后，整理實(shí)驗(yàn)設(shè)備，關(guān)閉實(shí)驗(yàn)開發(fā)板電源、電腦電源后方可離開。3.實(shí)驗(yàn)報告 按要求認(rèn)真填寫實(shí)驗(yàn)報告書；認(rèn)真分析實(shí)驗(yàn)結(jié)果；按時將實(shí)驗(yàn)報告交給老師批閱。三、實(shí)驗(yàn)學(xué)生守則1保持室內(nèi)整潔，不準(zhǔn)隨地吐痰、不準(zhǔn)亂丟雜物、不準(zhǔn)大聲喧嘩、不準(zhǔn)吸煙、不準(zhǔn)吃東西

3、；2.愛護(hù)公務(wù)，不得在實(shí)驗(yàn)桌及墻壁上書寫刻畫，不得擅自刪除電腦里面的文件；3.安全用電，嚴(yán)禁觸及任何帶電體的裸露部分，嚴(yán)禁帶電接線和拆線；4.任何規(guī)章或不按老師要求操作造成儀器設(shè)備損壞須論價賠償。目 錄實(shí)驗(yàn)一 ISE開發(fā)環(huán)境入門_五人表決器4實(shí)驗(yàn)二加法器、乘法器、比較器的設(shè)計(jì)26實(shí)驗(yàn)三 流水燈28實(shí)驗(yàn)四 計(jì)數(shù)器30實(shí)驗(yàn)五 綜合層次性實(shí)驗(yàn)交通燈設(shè)計(jì)32實(shí)驗(yàn)六 綜合層次性實(shí)驗(yàn)數(shù)字秒表設(shè)計(jì)34附錄一 basys 2開發(fā)板資料 36實(shí)驗(yàn)一 ISE開發(fā)環(huán)境入門一、實(shí)驗(yàn)?zāi)康?.了解ISE開發(fā)環(huán)境及基本操作。2.熟悉設(shè)計(jì)方法和步驟。3.掌握電路的綜合和實(shí)現(xiàn)。4.掌握電路仿真與時序分析。5.熟悉3/8線譯碼器

4、工作原理和五人表決器設(shè)計(jì)。二、實(shí)驗(yàn)內(nèi)容和基本原理1.以3/8線譯碼器為例，總體思路以Basys 2開發(fā)板中的三個撥位開關(guān)，SW2，SW1,SW0為三個輸入信號，可以代表8種不同的狀態(tài)，該譯碼器對這8種狀態(tài)譯碼，并把所譯碼的結(jié)果在八個發(fā)光二級管（LD7LD0）上顯示。2.輸入與輸出之間邏輯關(guān)系 3.以Basys 2開發(fā)板中的五個撥位開關(guān)，SW4，SW3,SW2，SW1,SW0為五個輸入信號，可以代表五個表決的人，當(dāng)五個人中有三個以上同意時，則表決通過，并將表決的結(jié)果在LD0上顯示出來。4. 其真值表： 輸入輸出ABCDEF0011110101110110110111011001111010111

5、01101110011110101111001011111101111110111111011111101111111others05.輸入與輸出之間邏輯關(guān)系f=abc+abd+abe+acd+ace+ade+bcd+bce+bde+cde;三、主要儀器和設(shè)備主要儀器和設(shè)備：計(jì)算機(jī)，Basys 2開發(fā)板。圖1 Basys 2開發(fā)板四、ISE開發(fā)環(huán)境1、 建立工程。選擇菜單“File”“New Preject”。點(diǎn)擊New Project進(jìn)入新建工程向?qū)υ捒蜉斎牍こ堂郑篹xperiment1工程所在目錄點(diǎn)擊“Next”按紐頂層源文件類型點(diǎn)擊“Next”后，進(jìn)入工程設(shè)置對話框。產(chǎn)品范圍(pro

6、duct category)芯片的系列(Family)具體的芯片型號(Device)封裝類型（Package）速度信息（speed）綜合工具（Synthesis Tool)仿真工具（Simulator）喜歡的語言（VHDL/Verilog）點(diǎn)擊“Next”按鈕對如下選項(xiàng)進(jìn)行設(shè)置：Family:Spartan3EDevice:XC3S100EPackage:CP132TOP-Level Source：HDLSynthesis Tool：XST（VHDL/Verilog）Simulator：ISim（VHDL/Verilog）Preferred Language：Verilog點(diǎn)擊“Next”后，

7、進(jìn)入工程摘要對話框。點(diǎn)擊“Finish”按鈕點(diǎn)擊“Finish”后，完成工程的創(chuàng)建。生成了空的工程框架1工程名器件名字12、建立Verilog源文件。選中器件名字，點(diǎn)擊鼠標(biāo)右鍵，彈出一個快捷菜單。選中器件名字，點(diǎn)擊鼠標(biāo)右鍵選中New Source選中“New Source”，進(jìn)入新建源文件向?qū)υ捒?，輸入文件名?IP生成向?qū)?00000000原理圖文件用戶文檔文件Verilog模塊模板文件Verilog測試平臺模板文件VHDL模塊模板文件VHDL庫模板文件VHDL包模板文件VHDL測試平臺模板文件片上系統(tǒng)設(shè)計(jì)向?qū)?選擇VHDL Module0輸入”experiment”作為VHDL模塊的名字

8、點(diǎn)擊“Next”按鈕點(diǎn)擊“Next”后，進(jìn)入定義模塊對話框，進(jìn)行端口指定。0指定端口名0指定端口方向0指定位寬點(diǎn)擊“Next”點(diǎn)擊“Next”點(diǎn)擊“Next”后，進(jìn)入概要對話框。點(diǎn)擊“Finish”點(diǎn)擊“Finish”后，回到ISE主界面。生成的experiment1.v文件添加代碼到experiment1.v文件中輸入源程序代碼：module experiment1( output 7:0 ld, input 2:0 sw );assign ld0=sw2&sw1&sw0;assign ld1=sw2&sw1& sw0;assign ld2=sw2&

9、sw1&sw0;assign ld3=sw2& sw1& sw0;assign ld4= sw2&sw1&sw0;assign ld5= sw2&sw1& sw0;assign ld6= sw2& sw1&sw0;assign ld7= sw2& sw1& sw0;endmodule3、綜合。選中experiment1.v文件雙擊進(jìn)行綜合4、仿真。先選中Simulation，然后選中器件名字，點(diǎn)擊鼠標(biāo)右鍵，彈出一個快捷菜單。點(diǎn)擊“New Source”后，進(jìn)入選擇源文件類型對話框。選擇關(guān)聯(lián)文件概要進(jìn)入仿真測

10、試文件編輯窗口 輸入測試程序代碼module test;reg 2:0 sw;wire 7:0 ld;experiment1 uut (.ld(ld), .sw(sw);initial begin sw = 8'b000;#100 sw = 3'b001;#100 sw = 8'b010;#100 sw = 8'b011;#100 sw = 8'b100;#100 sw = 8'b101;#100 sw = 8'b110;#100 sw = 8'b111;end endmodule 右鍵單擊“Simulate Behavioral

11、 Model”彈出快捷菜單，點(diǎn)擊“run”命令。 進(jìn)入ISim仿真器界面，選中Simulation菜單中的“Run”命令。顯示仿真波形時序圖。5、編寫約束文件。選中器件名字，點(diǎn)擊鼠標(biāo)右鍵，彈出一個快捷菜單。選中器件名字，點(diǎn)擊鼠標(biāo)右鍵選中New Source選中“New Source”，進(jìn)入新建源文件向?qū)υ捒颍斎爰s束文件名。點(diǎn)擊“Next”按鈕輸入約束文件名選中實(shí)現(xiàn)約束文件點(diǎn)擊“Next”后，進(jìn)入概要對話框。點(diǎn)擊“Finish”按鈕點(diǎn)擊“Finish”后，回到ISE主界面，編輯約束文件。輸入約束文件代碼NET "sw<2>" LOC="K3"

12、;NET "sw<1>" LOC="L3"NET "sw<0>" LOC="P11"NET "ld<7>" LOC="G1"NET "ld<6>" LOC="P4"NET "ld<5>" LOC="N4"NET "ld<4>" LOC="N5"NET "ld<3>&

13、quot; LOC="P6"NET "ld<2>" LOC="P7"NET "ld<1>" LOC="M11"NET "ld<0>" LOC="M5"6、實(shí)現(xiàn)雙擊進(jìn)行實(shí)現(xiàn)選中experiment1.v文件7、生成編程文件雙擊生成編程文件選中experiment1.v文件8、下載將Basys 2開發(fā)板右上角的Mode左邊兩個引腳（PC）用跳帽短接（JTAG模式）。將Basys 2開發(fā)板左下角的Power開關(guān)打開。打開Dig

14、ilent Adept下載軟件，瀏覽選中編程文件，并進(jìn)行下載。編程下載瀏覽選中下載文件9、功能測試五、實(shí)驗(yàn)步驟1、新建一個工程，命名為vote5.xise。2、新建一個Verilog源文件，命名為vote5.v,編寫源文件。3、綜合4、新建一個測試文件，命名為test.v，編寫測試文件進(jìn)行波形仿真。5、新建一個約束文件，命名為vote.ucf。6、實(shí)現(xiàn)7、生成編程文件8、下載9、功能測試六、實(shí)驗(yàn)報告要求1.寫出設(shè)計(jì)思想及框圖2.簡述設(shè)計(jì)步驟和調(diào)試過程。包括總體電路設(shè)計(jì)、相應(yīng)模塊設(shè)計(jì)，以及在ISE上完成的設(shè)計(jì)和仿真。相關(guān)文檔包括：Verilog HDL語言的源代碼（程序要有詳細(xì)的注釋和功能說明）

15、、引腳分配的約束文件、驗(yàn)證設(shè)計(jì)功能等設(shè)計(jì)的所有文檔與調(diào)試的結(jié)果。3.寫出結(jié)論及心得體會。4.按照實(shí)驗(yàn)報告模板，撰寫實(shí)驗(yàn)報告。實(shí)驗(yàn)報告各項(xiàng)內(nèi)容都要填好，不能空缺。源代碼和圖可以打印，其它內(nèi)容手寫。說明：1、模仿3/8譯碼器的操作，寫出下列五人表決器的VHDL程序并對其進(jìn)行仿真和下載測試。2、按照實(shí)驗(yàn)報告模板完成實(shí)驗(yàn)報告具體包括：實(shí)驗(yàn)?zāi)康膶?shí)驗(yàn)內(nèi)容及基本原理主要實(shí)驗(yàn)設(shè)備型號及技術(shù)指標(biāo)（計(jì)算機(jī)，Basys 2開發(fā)板，ISE開發(fā)環(huán)境）。實(shí)驗(yàn)方案與測試記錄（實(shí)驗(yàn)方案包括進(jìn)行實(shí)驗(yàn)的硬件電路、Verilog程序、操作步驟，測試記錄包括實(shí)驗(yàn)過程中測得的主要數(shù)據(jù)和現(xiàn)象）實(shí)驗(yàn)結(jié)果分析(分析實(shí)驗(yàn)過程中獲得的數(shù)據(jù)、仿真

16、波形、現(xiàn)象或問題的正確性和必然性，分析產(chǎn)生不正確結(jié)果的原因和處理方法)。實(shí)驗(yàn)二 加法器、乘法器、比較器的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?. 進(jìn)一步熟悉ISE開發(fā)環(huán)境及基本操作。2. 掌握兩個四位二進(jìn)制加法器模塊的設(shè)計(jì)方法。3. 掌握兩個四位二進(jìn)制乘法器模塊的設(shè)計(jì)方法。4. 掌握兩個四位二進(jìn)制比較器模塊的設(shè)計(jì)方法。二、實(shí)驗(yàn)內(nèi)容及基本原理以Basys 2開發(fā)板上的八個撥碼開關(guān)(SW7，SW6,SW5，SW4，SW3,SW2，SW1,SW0)為八個輸入信號，其中(SW7，SW6,SW5，SW4)表示一個四位二進(jìn)制數(shù)a，（SW3,SW2，SW1,SW0)表示另一個四位二進(jìn)制數(shù)b，結(jié)果在LD7LD0上顯示出來。要求實(shí)

17、現(xiàn)如下功能：(1) 兩個四位二進(jìn)制加法運(yùn)算(2) 兩個四位二進(jìn)制乘法運(yùn)算(3) 兩個四位二進(jìn)制比較運(yùn)算三、實(shí)驗(yàn)步驟1.新建一個工程，命名為adder.xise。2.新建一個Verilog源文件，命名為adder.v,編寫源文件,實(shí)現(xiàn)加法器功能。3.綜合4.新建一個測試文件，命名為test.v，編寫測試文件進(jìn)行波形仿真。5.新建一個約束文件，命名為adder.ucf。6.實(shí)現(xiàn)7.生成編程文件8.下載9.功能測試說明：乘法器和比較器的設(shè)計(jì)步驟參考加法器的步驟。四、主要儀器和設(shè)備主要儀器和設(shè)備：計(jì)算機(jī)，Basys 2開發(fā)板。五、實(shí)驗(yàn)報告要求1.寫出設(shè)計(jì)思想及框圖2.簡述設(shè)計(jì)步驟和調(diào)試過程。包括總體電

18、路設(shè)計(jì)、相應(yīng)模塊設(shè)計(jì)，以及在ISE上完成的設(shè)計(jì)和仿真。相關(guān)文檔包括：Verilog HDL語言的源代碼（程序要有詳細(xì)的注釋和功能說明）、引腳分配的約束文件、驗(yàn)證設(shè)計(jì)功能等設(shè)計(jì)的所有文檔與調(diào)試的結(jié)果。3.寫出結(jié)論及心得體會。4.按照實(shí)驗(yàn)報告模板，撰寫實(shí)驗(yàn)報告。實(shí)驗(yàn)報告各項(xiàng)內(nèi)容都要填好，不能空缺。源代碼和圖可以打印，其它內(nèi)容手寫。實(shí)驗(yàn)三 流水燈一、實(shí)驗(yàn)?zāi)康?. 進(jìn)一步熟悉ISE開發(fā)環(huán)境及基本操作。2. 掌握分頻電路的設(shè)計(jì)方法。3. 掌握流水燈的設(shè)計(jì)方法。二、實(shí)驗(yàn)內(nèi)容及基本原理以Basys 2開發(fā)板上的晶振產(chǎn)生的50M的脈沖作為時鐘信號，先進(jìn)行分頻，然后驅(qū)動八個led顯示按照設(shè)置的模式顯示。五個撥碼

19、開關(guān)，SW4，SW3,SW2，SW1,SW0為五個輸入信號，可以控制五種閃爍模式，結(jié)果在LD7LD0上顯示出來。要求實(shí)現(xiàn)如下功能：(1)從右往左依次點(diǎn)亮8個led。(2)從左往右依次點(diǎn)亮8個led。(3)從中間往兩邊依次點(diǎn)亮8個led。(4)從兩邊往中間依次點(diǎn)亮8個led。(5)8個led以1Hz的頻率閃爍。三、實(shí)驗(yàn)步驟1.新建一個工程，命名為flashled.xise。2.新建一個Verilog源文件，命名為flashled.v,編寫源文件,實(shí)現(xiàn)交通燈功能。3.綜合4.新建一個測試文件，命名為test.v，編寫測試文件進(jìn)行波形仿真。5.新建一個約束文件，命名為flashled.ucf。6.實(shí)

20、現(xiàn)7.生成編程文件8.下載9.功能測試四、主要儀器和設(shè)備主要儀器和設(shè)備：計(jì)算機(jī)，Basys 2開發(fā)板。五、實(shí)驗(yàn)報告要求1.寫出設(shè)計(jì)思想及框圖2.簡述設(shè)計(jì)步驟和調(diào)試過程。包括總體電路設(shè)計(jì)、相應(yīng)模塊設(shè)計(jì)，以及在ISE上完成的設(shè)計(jì)和仿真。相關(guān)文檔包括：Verilog HDL語言的源代碼（程序要有詳細(xì)的注釋和功能說明）、引腳分配的約束文件、驗(yàn)證設(shè)計(jì)功能等設(shè)計(jì)的所有文檔與調(diào)試的結(jié)果。3.寫出結(jié)論及心得體會。4.按照實(shí)驗(yàn)報告模板，撰寫實(shí)驗(yàn)報告。實(shí)驗(yàn)報告各項(xiàng)內(nèi)容都要填好，不能空缺。源代碼和圖可以打印，其它內(nèi)容手寫。實(shí)驗(yàn)四 計(jì)數(shù)器一、實(shí)驗(yàn)?zāi)康?. 進(jìn)一步熟悉ISE開發(fā)環(huán)境及基本操作。2.計(jì)數(shù)器的設(shè)計(jì)方法。3.

21、掌握七段數(shù)碼管顯示模塊的設(shè)計(jì)方法。二、實(shí)驗(yàn)原理數(shù)碼的顯示方式一般有三種：第一種是字型重疊式；第二種是分段式；第三種是點(diǎn)陣式。目前以分段式應(yīng)用最為普遍，主要器件是七段發(fā)光二極管（LED）顯示器。它可分為兩種，一是共陽極顯示器（發(fā)光二極管的陽極都接在一個公共點(diǎn)上），另一是共陰極顯示器（發(fā)光二極管的陽極都接在一個公共點(diǎn)上，使用時公共點(diǎn)接地）。 Basys 2開發(fā)板使用的數(shù)碼管為四位共陽極數(shù)碼管，每一位的共陽極7段數(shù)碼管由7段發(fā)光LED組成，呈條字狀，7個發(fā)光LED的陽極連接在一起，陽極分別連接至 FPGA相應(yīng)引腳。an0、an1、an2和an3為四位7段數(shù)碼管的位選擇端。當(dāng)其值為“0”時，相應(yīng)的7段

22、數(shù)碼管被選通。當(dāng)輸入到7段數(shù)碼管CACG和DP管腳的數(shù)據(jù)為低電平時，該管腳對應(yīng)的段變亮，當(dāng)輸入到7段數(shù)碼管CACG和DP管腳的數(shù)據(jù)為高電平時，該管腳對應(yīng)的段變滅。要求按一次按鍵數(shù)碼管上的數(shù)字加1。三、實(shí)驗(yàn)步驟1.新建一個工程，命名為counter.xise。2.新建一個Verilog源文件，命名為counter.v,編寫源文件,實(shí)現(xiàn)計(jì)數(shù)功能。3.綜合4.新建一個測試文件，命名為test.v，編寫測試文件進(jìn)行波形仿真。5.新建一個約束文件，命名為counter.ucf。6.實(shí)現(xiàn)7.生成編程文件8.下載9.功能測試四、主要儀器和設(shè)備主要儀器和設(shè)備：計(jì)算機(jī)，Basys 2開發(fā)板。五、實(shí)驗(yàn)報告要求1.

23、寫出設(shè)計(jì)思想及框圖2.簡述設(shè)計(jì)步驟和調(diào)試過程。包括總體電路設(shè)計(jì)、相應(yīng)模塊設(shè)計(jì)，以及在ISE上完成的設(shè)計(jì)和仿真。相關(guān)文檔包括：Verilog HDL語言的源代碼（程序要有詳細(xì)的注釋和功能說明）、引腳分配的約束文件、驗(yàn)證設(shè)計(jì)功能等設(shè)計(jì)的所有文檔與調(diào)試的結(jié)果。3.寫出結(jié)論及心得體會。4.按照實(shí)驗(yàn)報告模板，撰寫實(shí)驗(yàn)報告。實(shí)驗(yàn)報告各項(xiàng)內(nèi)容都要填好，不能空缺。源代碼和圖可以打印，其它內(nèi)容手寫。實(shí)驗(yàn)五 交通燈一、實(shí)驗(yàn)?zāi)康?.掌握分頻器的設(shè)計(jì)方法。2.掌握計(jì)數(shù)器的設(shè)計(jì)方法。3.掌握狀態(tài)機(jī)的設(shè)計(jì)方法。二、實(shí)驗(yàn)內(nèi)容及基本原理1234顯示十字路口東西、南北兩個方向的紅、黃、綠燈的指示狀態(tài)。用兩組紅黃綠三種顏色燈分別

24、作為東西、南北兩個方向的紅、黃綠燈。變化規(guī)律為東西綠燈亮，南北紅燈亮東西綠燈閃爍，南北紅燈亮東西黃燈亮，南北紅燈亮東西紅燈亮，南北綠燈亮東西紅燈亮，南北綠燈閃爍東西紅燈亮，南北黃燈亮東西綠燈亮，南北紅燈亮，如此循環(huán)。紅燈亮30秒，黃燈亮5秒，綠燈亮20秒后閃爍5秒，時間可設(shè)置修改，在綠燈轉(zhuǎn)為紅燈時，要求黃燈先亮5秒鐘，才能變換車道，要求有復(fù)位功能。其狀態(tài)轉(zhuǎn)換如下表所示：狀態(tài)裝換表狀態(tài)東西方向南北方向statered1yellow1green1red2yellow2green200000110000100clock1s10001001010001110000110010000clock1s101

25、100010交通燈信號控制系統(tǒng)一般由晶體振蕩器、分頻器、時間計(jì)數(shù)器、控制器以及譯碼顯示電路組成，根據(jù)設(shè)計(jì)內(nèi)容要求，其組成框圖如圖所示： 系統(tǒng)時鐘分頻器時間計(jì)數(shù)控 制 器復(fù)位信號緊急請求譯碼器時間顯示東西燈南北燈三、實(shí)驗(yàn)步驟1.新建一個工程，命名為trafficlights.xise。2.新建一個Verilog源文件，命名為trafficlights.v,編寫源文件,實(shí)現(xiàn)交通燈功能。3.綜合4.新建一個測試文件，命名為test.v，編寫測試文件進(jìn)行波形仿真。5.新建一個約束文件，命名為trafficlights.ucf。6.實(shí)現(xiàn)7.生成編程文件8.下載9.功能測試四、主要儀器和設(shè)備主要儀器和設(shè)備

26、：計(jì)算機(jī)，Basys 2開發(fā)板。五、實(shí)驗(yàn)報告要求1.寫出設(shè)計(jì)思想及框圖2.簡述設(shè)計(jì)步驟和調(diào)試過程。包括總體電路設(shè)計(jì)、相應(yīng)模塊設(shè)計(jì)，以及在ISE上完成的設(shè)計(jì)和仿真。相關(guān)文檔包括：Verilog HDL語言的源代碼（程序要有詳細(xì)的注釋和功能說明）、引腳分配的約束文件、驗(yàn)證設(shè)計(jì)功能等設(shè)計(jì)的所有文檔與調(diào)試的結(jié)果。3.寫出結(jié)論及心得體會。4.按照實(shí)驗(yàn)報告模板，撰寫實(shí)驗(yàn)報告。實(shí)驗(yàn)報告各項(xiàng)內(nèi)容都要填好，不能空缺。源代碼和圖可以打印，其它內(nèi)容手寫。實(shí)驗(yàn)六 數(shù)字跑表設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?.掌握Verilog的層次化設(shè)計(jì)法。2.掌握分頻模塊的設(shè)計(jì)方法。3.掌握計(jì)時模塊的設(shè)計(jì)方法。4.掌握數(shù)碼顯示的設(shè)計(jì)方法。5.掌握模塊的調(diào)用方法。二、實(shí)驗(yàn)內(nèi)容及基本原理跑表是體育比賽中常用的計(jì)時儀器，設(shè)計(jì)一個數(shù)字跑表，它通過一個按鍵來控