電子技術(shù)基礎(chǔ)數(shù)字部分(第六版)康華光第8章CPLD和FPGA共3節(jié)

1、8. CPLD和和FPGA8.1 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件(CPLD)簡介簡介8.2 現(xiàn)場(chǎng)可編程門陣列現(xiàn)場(chǎng)可編程門陣列(FPGA)8.3 可編程邏輯器件開發(fā)過程簡介簡介可編程邏輯器件開發(fā)過程簡介簡介8.1 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件(CPLD)簡介簡介1. 邏輯塊邏輯塊2. 可編程內(nèi)部連線可編程內(nèi)部連線3. I/O單元單元8.1 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件(CPLD)簡介簡介 與與PAL、GAL相比，相比，CPLD的集成度更高，有更多的的集成度更高，有更多的輸入端、乘積項(xiàng)和更多的宏單元；輸入端、乘積項(xiàng)和更多的宏單元； 每個(gè)塊之間可以使用可編程內(nèi)部連線每個(gè)塊之間可

2、以使用可編程內(nèi)部連線(或者稱為可編程或者稱為可編程的開關(guān)矩陣的開關(guān)矩陣)實(shí)現(xiàn)相互連接。實(shí)現(xiàn)相互連接。 CPLD器件內(nèi)部含有多個(gè)邏輯塊，每個(gè)邏輯塊都相當(dāng)于器件內(nèi)部含有多個(gè)邏輯塊，每個(gè)邏輯塊都相當(dāng)于一個(gè)一個(gè)GAL器件器件; 邏輯塊 邏輯塊 邏輯塊 邏輯塊 邏輯塊 邏輯塊 邏輯塊 邏輯塊 1. 邏輯塊邏輯塊 可 編 程 內(nèi) 部 連 線 矩 陣 I/O I/O 邏輯塊是邏輯塊是CPLD實(shí)現(xiàn)邏輯功能的核心模塊。實(shí)現(xiàn)邏輯功能的核心模塊。邏輯塊邏輯塊內(nèi)部內(nèi)部的可的可編程編程連線連線區(qū)區(qū)I/O單元單元乘積項(xiàng)乘積項(xiàng)陣列陣列乘積項(xiàng)乘積項(xiàng)分配分配宏單元宏單元MacrocellPI通用的通用的CPLD器件邏輯塊的結(jié)構(gòu)

3、器件邏輯塊的結(jié)構(gòu)（1）可編程乘積項(xiàng)陣列）可編程乘積項(xiàng)陣列（2）乘積項(xiàng)分配和宏單元）乘積項(xiàng)分配和宏單元GAL中的乘積項(xiàng)是固定的，對(duì)應(yīng)一個(gè)宏單元。但邏中的乘積項(xiàng)是固定的，對(duì)應(yīng)一個(gè)宏單元。但邏輯塊中的乘積項(xiàng)可以編程，分配到不同的宏單元。輯塊中的乘積項(xiàng)可以編程，分配到不同的宏單元。靈活性大大提高。靈活性大大提高。CPLD中的宏單元與中的宏單元與GAL中的類似。中的類似。2. 可編程內(nèi)部連線可編程內(nèi)部連線可編程內(nèi)部連線的作用是實(shí)現(xiàn)邏輯塊與邏輯塊之間、邏輯塊與可編程內(nèi)部連線的作用是實(shí)現(xiàn)邏輯塊與邏輯塊之間、邏輯塊與I/O塊之間以及全局信號(hào)到邏輯塊和塊之間以及全局信號(hào)到邏輯塊和I/O塊之間的連接。塊之間的連接

4、。 連線區(qū)的可編程連接一般由連線區(qū)的可編程連接一般由E2CMOS管實(shí)現(xiàn)。管實(shí)現(xiàn)?？删幊踢B接原理圖可編程連接原理圖 內(nèi)部連線內(nèi)部連線 宏單元或宏單元或I/O 連線連線 E2CMOS 管管 T 當(dāng)當(dāng)E2CMOS管被編程為導(dǎo)通時(shí)，管被編程為導(dǎo)通時(shí)，縱線和橫線連通；未被編程為截縱線和橫線連通；未被編程為截止時(shí)，兩線則不通止時(shí)，兩線則不通。I/O單元是單元是CPLD外部封裝引腳和內(nèi)部邏輯間的接口。每個(gè)外部封裝引腳和內(nèi)部邏輯間的接口。每個(gè)I/O單元對(duì)應(yīng)一個(gè)封裝引腳，對(duì)單元對(duì)應(yīng)一個(gè)封裝引腳，對(duì)I/O單元編程，可將引腳定單元編程，可將引腳定義為輸入、輸出和雙向功能。義為輸入、輸出和雙向功能。 3. I/O單元

5、單元 到其他到其他 I/O 單元單元 輸入緩沖輸入緩沖 輸出緩沖驅(qū)輸出緩沖驅(qū)動(dòng)動(dòng) VCCINT D1 D2 VCCIO I/O 1 0 M 到到內(nèi)內(nèi)部部可可編編程程連連線線區(qū)區(qū) OUT PTOE 來來自自宏宏單單元元 全全局局輸輸出出使使能能 可編程可編程接地接地 可編程可編程 上拉上拉 擺率擺率控制控制 到其他到其他 I/O 單元單元 r r r OE 數(shù)據(jù)選擇器數(shù)據(jù)選擇器提供提供OE號(hào)。號(hào)。OE=1, I/O引引腳為輸出腳為輸出8.2 現(xiàn)場(chǎng)可編程門陣列現(xiàn)場(chǎng)可編程門陣列(FPGA)8.2.1 FPGA實(shí)現(xiàn)邏輯功能的基本原理實(shí)現(xiàn)邏輯功能的基本原理8.2.2 FPGA結(jié)構(gòu)簡介結(jié)構(gòu)簡介8.2現(xiàn)場(chǎng)可

6、編程門陣列現(xiàn)場(chǎng)可編程門陣列(FPGA) CPLD用可編程用可編程“與與-或或”陣列實(shí)現(xiàn)邏輯函數(shù)。編程基陣列實(shí)現(xiàn)邏輯函數(shù)。編程基于于E2PROM或快閃存儲(chǔ)器?；蚩扉W存儲(chǔ)器。 FPGA是用查找表是用查找表(LUT)實(shí)現(xiàn)邏輯函數(shù)。復(fù)雜函數(shù)使用實(shí)現(xiàn)邏輯函數(shù)。復(fù)雜函數(shù)使用眾多的眾多的LUT和觸發(fā)器實(shí)現(xiàn)。編程基于和觸發(fā)器實(shí)現(xiàn)。編程基于SRAM。 某某函函數(shù)數(shù) L 的的真真值值表表 A B L 0 0 1 0 1 0 1 0 1 1 1 1 1 0 1 1 Y=L S0 S1 01 10 11 A B 實(shí)現(xiàn)實(shí)現(xiàn) L 的的 LUT 編程編程 M0 M1 M2 M3 00 Y S0 S1 01 10 11 2

7、輸入 LUT 8.2.1 FPGA實(shí)現(xiàn)邏輯功能的基本原理實(shí)現(xiàn)邏輯功能的基本原理 LUT是是FPGA實(shí)現(xiàn)邏輯函數(shù)的基本單元。實(shí)現(xiàn)邏輯函數(shù)的基本單元。2輸入輸入LUT可實(shí)現(xiàn)可實(shí)現(xiàn)任意任意2變量組合邏輯函數(shù)。變量組合邏輯函數(shù)。4個(gè)個(gè)SRAM存儲(chǔ)單元存儲(chǔ)單元 目前目前FPGA中的中的LUT大多是大多是45個(gè)輸入，個(gè)輸入，1個(gè)輸出。當(dāng)變量個(gè)輸出。當(dāng)變量數(shù)超過一個(gè)數(shù)超過一個(gè)LUT的輸入數(shù)時(shí)，需要將多個(gè)的輸入數(shù)時(shí)，需要將多個(gè)LUT擴(kuò)展使用。擴(kuò)展使用。 LUT擴(kuò)展擴(kuò)展-用用2輸入輸入LUT實(shí)現(xiàn)函數(shù)實(shí)現(xiàn)函數(shù)21FFCBABF A B F1 0 0 0 0 1 0 1 0 0 1 1 1 B C F2 0 0 0

8、 0 1 1 1 0 0 1 1 0 F1 F2 F 0 0 0 0 1 1 1 0 1 1 1 1 函數(shù) F 的真值表 B C 0 1 0 0 F2 F1 F2 0 1 1 1 F B A C F A B 0 0 0 1 F1 已編程 FPGA 的一部分 F1=ABF2=BCF=F1+F2 在在LUT的基礎(chǔ)上增加觸發(fā)器便可實(shí)現(xiàn)時(shí)序電路。的基礎(chǔ)上增加觸發(fā)器便可實(shí)現(xiàn)時(shí)序電路。8.2.2 FPGA結(jié)構(gòu)簡介結(jié)構(gòu)簡介 FPGA包括：可編程邏輯塊、可編程互聯(lián)開關(guān)、可編程包括：可編程邏輯塊、可編程互聯(lián)開關(guān)、可編程I/O模塊。模塊。 I/O 塊 I/O 塊 I/O塊 I/O塊 邏輯塊邏輯塊互聯(lián)互聯(lián)開關(guān)開關(guān)I

9、/O1. 可編程邏輯塊可編程邏輯塊4輸入輸入LUTD觸發(fā)器觸發(fā)器可編程數(shù)據(jù)可編程數(shù)據(jù)選擇器選擇器 G-LUT BY SR CLK CE Q0 F-LUT D EC Rd Q Sd I4 I3 I2 I1 O I4 I3 I2 I1 O FFX Q1 0Q D EC Rd Q Sd FFY 0101QQQQ 0 1 1 0 1 0 邏輯塊編程實(shí)現(xiàn) 2 位二進(jìn)制計(jì)數(shù)器 Q1nQn0Q1n+1(D1) Q0n+1(D0 )00010110101111002位二進(jìn)制狀態(tài)轉(zhuǎn)換表位二進(jìn)制狀態(tài)轉(zhuǎn)換表0001011 QDQQQQD 得用可編程邏輯塊實(shí)現(xiàn)用可編程邏輯塊實(shí)現(xiàn)2位二進(jìn)制計(jì)數(shù)器。位二進(jìn)制計(jì)數(shù)器。2.

10、I/O塊塊輸出輸出控制控制輸入輸入將引腳編程為輸入、輸出和雙向功能。將引腳編程為輸入、輸出和雙向功能。3. 可編程連線資源可編程連線資源可編程開關(guān)實(shí)現(xiàn)邏輯塊與邏輯塊之間，邏輯塊與連線之可編程開關(guān)實(shí)現(xiàn)邏輯塊與邏輯塊之間，邏輯塊與連線之間，邏輯塊與間，邏輯塊與I/O之間等的連接。之間等的連接。 縱向連線 M 橫向連線 橫向連線 縱向連線 M M M M M M 縱橫交叉縱橫交叉互聯(lián)開關(guān)互聯(lián)開關(guān)兩種典型的互聯(lián)開關(guān)結(jié)構(gòu)如圖。兩種典型的互聯(lián)開關(guān)結(jié)構(gòu)如圖。6路互路互聯(lián)開關(guān)聯(lián)開關(guān)8.3 可編程邏輯器件開發(fā)過程簡介可編程邏輯器件開發(fā)過程簡介 邏輯電路設(shè)計(jì) 設(shè)計(jì)輸入 邏輯綜合 功能仿真 適配 定時(shí)仿真 編程 （

11、下載） 編程數(shù)據(jù)裝載 (FPGA) 根據(jù)要求設(shè)根據(jù)要求設(shè)計(jì)邏輯電路計(jì)邏輯電路用原理圖或用原理圖或HDL描述輸描述輸入計(jì)算機(jī)入計(jì)算機(jī)電路圖連線電路圖連線檢查。邏輯檢查。邏輯化簡、優(yōu)化化簡、優(yōu)化邏輯功能仿真。邏輯功能仿真。不滿足要求需不滿足要求需重新設(shè)計(jì)重新設(shè)計(jì)根據(jù)特定芯根據(jù)特定芯片，生成編片，生成編程數(shù)據(jù)程數(shù)據(jù)包含延時(shí)包含延時(shí)信息的時(shí)信息的時(shí)序仿真序仿真將編程數(shù)據(jù)將編程數(shù)據(jù)寫入芯片寫入芯片可編程器件的一般開發(fā)過程可編程器件的一般開發(fā)過程8.3 可編程邏輯器件開發(fā)過程簡介可編程邏輯器件開發(fā)過程簡介 CPLD采用采用CMOS E2PROM工藝制造，編程后，即使切斷工藝制造，編程后，即使切斷電源，其邏

12、輯也不會(huì)消失，且可以在系統(tǒng)編程（電源，其邏輯也不會(huì)消失，且可以在系統(tǒng)編程（ISP特性）。特性）。 FPGA的的LUT由數(shù)據(jù)選擇器和由數(shù)據(jù)選擇器和SRAM構(gòu)成，切斷電源后，構(gòu)成，切斷電源后，其邏輯會(huì)消失。所以其邏輯會(huì)消失。所以FPGA需要外部的需要外部的PROM保存編程數(shù)據(jù)。保存編程數(shù)據(jù)。每次通電，自動(dòng)將每次通電，自動(dòng)將PROM中的編程數(shù)據(jù)裝載到中的編程數(shù)據(jù)裝載到FPGA中。中。 為什么為什么FPGA需要編程數(shù)據(jù)裝載？需要編程數(shù)據(jù)裝載？計(jì)算機(jī)根據(jù)用戶編寫的源程序運(yùn)行開發(fā)系統(tǒng)軟件，產(chǎn)生相應(yīng)的計(jì)算機(jī)根據(jù)用戶編寫的源程序運(yùn)行開發(fā)系統(tǒng)軟件，產(chǎn)生相應(yīng)的編程數(shù)據(jù)和編程命令，通過五線編程電纜接口與編程數(shù)據(jù)和編程命令，通過