基于原理圖的十進制計數(shù)器的設計(FPGA)

1、實驗一:基于原理圖的十進制計數(shù)器設計一、 實驗目的：1. 熟悉和掌握ISE Foudation軟件的使用；2. 掌握基于原理圖進行FPGA設計開發(fā)的全流程；3. 理解和掌握“自底向上”的層次化設計方法；4. 溫習數(shù)字電路設計的基礎知識。二、 實驗原理：完成一個具有數(shù)顯輸出的十進制計數(shù)器設計，原理圖如圖2.1所示。十進制計數(shù)器七段數(shù)碼管顯示譯碼器使能控制端時鐘端異步清零端FPGA圖2.1 十進制計數(shù)器原理圖本實驗為完成設計，采用了自底向上的設計流程。自底向上設計是一種設計程序的過程和方法，是在設計具有層次結構的大型程序時，先設計一些較下層的程序，即去解決問題的各個不同的小部分，然后把這些部分組合

2、成為完整的程序。自底向上設計是從底層（具體部件）開始的，實際中無論是取用已有模塊還是自行設計電路，其設計成本和開發(fā)周期都優(yōu)于自頂向下法；但由于設計是從最底層開始的，所以難以保證總體設計的最佳性，例如電路結構不優(yōu)化、能夠共用的器件沒有共用。在現(xiàn)代許多設計中，是混合使用自頂向下法和自頂向上法的，因為混合應用可能會取得更好的設計效果。一般來說，自頂向下設計方法適用于設計各種規(guī)模的數(shù)字系統(tǒng)，而自底向上的設計方法則更適用于設計小型數(shù)字系統(tǒng)。1、 七段數(shù)碼管譯碼器的設計七段數(shù)碼管屬于數(shù)碼管的一種，是由7段二極管組成。按發(fā)光二極管單元銜接方式分為共陽極數(shù)碼管和共陰極數(shù)碼管。本實驗使用共陰數(shù)碼管。它是指將一切

3、發(fā)光二極管的陰極接到一同構成公共陰極(COM)的數(shù)碼管。共陰數(shù)碼管在應用時應將公共極COM接到地線GND上，當某一字段發(fā)光二極管的陽極為高電平相應字段就點亮，當某一字段的陽極為低電平相應字段就不亮。顯示譯碼器，一般是將一種編碼譯成十進制碼或特定的編碼，并通過顯示器件將譯碼器的狀態(tài)顯示出來。根據(jù)顯示的要求，可以得到七段顯示譯碼器產生的各段LED輸出與輸入的二進制對應關系：表2.1七段字符顯示真值表數(shù)碼A3A2A1A0ABCDEFG000001111110100010110000200101101101300111111001401000110011501011011011601101011111

4、701111110000810001111111910011111011A10101110111b10110011111c11001001110d11010111101E11101001111F11111000111最小項譯碼器輸出能產生輸入變量的所有最小項，而任何一個組合邏輯函數(shù)都可以變換為最小項之和的標準形式，故采用譯碼器和門電路可實現(xiàn)任何單輸出或多輸出的組合邏輯函數(shù)。當譯碼器輸出低電平有效時，一般選用與非門；當譯碼器輸出高電平有效時，一般選用或門。為了電路簡單，我選擇使用或非門。本實驗可以采用ISE軟件自帶的“Decoder”庫中的4線-16線譯碼器D4_16E（帶使能端，輸出高電平有效

5、）和“Logic”庫中的或非門。根據(jù)表2.1，可以繪制關于數(shù)碼管A段的邏輯電路圖如圖2.2所示。同理可繪制出剩余各段輸出的邏輯圖。將以上繪制好的電路圖生成對應的原理圖模塊，再繪制一個新的原理圖，調用剛生成的各段輸出邏輯圖的原理模塊，得到完整的七段顯示譯碼器設計如圖2.2所示。圖2.2 七段顯示譯碼器2、 十進制計數(shù)器的設計調用ISE軟件自帶的“Counter”庫中的十進制計數(shù)器CD4CE。CD4CE是一個同步十進制器，輸入有異步清零控制端CLR、工作使能控制端CE和時鐘輸入端C，輸出有BCD碼計數(shù)值輸出端Q3Q0，進位輸出端TC和輸出狀態(tài)標志位CEO。CD4CE的功能表如表2.2所示。最后完成

6、的計數(shù)器總邏輯電路設計如圖2.4所示，其中TC端直接輸出驅動數(shù)碼管的小數(shù)點段dp,作為進位標志位。表2.2 CD4CE的功能表 圖2.3十進制計數(shù)器總邏輯電路三、 實驗內容1、 設計七段譯碼顯示電路新建一個工程，用led7命名。為工程新建一個原理圖文件，命名為segA。采用“最小項譯碼器+邏輯門”的方案，調用ISE自帶的元件符號，按圖3.1所示繪制好數(shù)碼管A段LED的驅動邏輯電路。并生成原理圖模塊符號，以便后面調用。使用相同的方法，按照下面各圖搭建數(shù)碼管B段LED、C段LED、D段LED、E段LED、F段LED、G段LED的驅動邏輯電路，并分別命名為segB、segC、segD、segE、se

7、gF、segG，生成各自的原理圖模塊符號。圖3.1 segA原理圖 圖3.2 segB原理圖 圖3.3 segC原理圖 圖3.4 segD原理圖 圖3.5 segE原理圖 圖3.6 segF原理圖圖3.7 segG原理圖 圖3.8 segA集成模塊圖 圖3.9 segB集成模塊圖圖3.10 segC集成模塊圖 圖3.11 segD集成模塊圖 圖3.12 segE集成模塊圖 圖3.13 segF集成模塊圖 圖3.14 segG集成模塊圖再為工程新建一個原理圖文件，命名為seg7，調用前面生成的AG段輸出函數(shù)模塊符號，如圖2.2所示繪制七段顯示譯碼器原理圖。生成模塊符號，以便后面調用。2、 設計十

8、進制計數(shù)器調用CD4CE計數(shù)器符號和seg7模塊符號，繪制計數(shù)器頂層原理圖。圖3.15十進制計數(shù)器總邏輯電路四、 實驗仿真1、 七段譯碼顯示電路的仿真在資源管理區(qū)將“Sources for”設置為“Behavioral Simulation”，然后在任意位置單擊鼠標右鍵，在彈出的菜單中選擇“New Source”命令，然后選中“Test Bench WaveForm”類型，輸入文件名為“test_segA”，點擊Next進入下一頁，設置好激勵波形的參數(shù)。設置好波形后在資源管理區(qū)中選中test_segA，在資源操作區(qū)中雙擊“Xilinx ISE Simulator”下的“Simulate Beh

9、avioral Model”，啟動ISE Simulator執(zhí)行仿真驗證。圖4.1 segA激勵波形圖4.2 segA仿真結果按照上述方法分別仿真譯碼電路的其他模塊。圖4.3 segB激勵波形圖4.4 segB仿真結果圖4.5 segC激勵波形圖4.6 segC仿真結果圖4.7 segD激勵波形圖4.8 segD仿真結果圖4.9 segE激勵波形圖4.10 segE仿真結果圖4.11 segF激勵波形圖4.12 segF仿真結果圖4.13 segG激勵波形圖4.14 segG仿真結果結果分析：從對七個譯碼器部件的仿真結果中可以看出，設計出來的譯碼器部件是完全符合我們的要求?？梢允褂闷邆€譯碼器部

10、件組成七段譯碼電路來進行仿真。右鍵單擊文件，選擇“New Source”建立一個seg7的testbench文件,命名為“test_seg7”，激勵文件設置如下圖，對seg7進行仿真。圖4.15 seg7激勵波形圖4.16 七段譯碼器仿真結果結果分析：由仿真結果可知，此七段譯碼電路符合我們的要求。能夠完成七段譯碼的工作。2、 十進制計數(shù)器的仿真添加名稱為test_counter的激勵文件，對十進制計數(shù)器進行功能仿真驗證。圖4.17 十進制計數(shù)器激勵文件圖4.18 十進制計數(shù)器功能仿真結果結果分析：此十進制計數(shù)器的功能符合我們的要求。能夠進行十進制計數(shù)。雙擊“User Consreaints”下

11、的“Floorplan Area/IO/Logic-Post-Synthesis”進行引腳的鎖定，如圖4.19所示圖4.19 引腳鎖定圖雙擊“File”下的“Open”,打開“counter.ucf”文件，修改約束文件，如圖4.20所示 圖4.20 修改約束文件圖雙擊“Implement Design”進行布局布線，然后在“Post-Route Simulate”下進行時序仿真。圖4.21 十進制計數(shù)器時序仿真結果五、 實驗體會通過這次實驗，我更進一步的了解了ISE軟件的功能。學會使用ISE軟件進行時序仿真和下載原理圖和程序到實驗板上。在實驗過程中也遇到了各種各樣的困難和問題，不過在老師的幫助

12、下，克服了這些問題，順利的完成了實驗。比如在這次實驗中，遇到的最大的困難就是約束文件的修改。第一次修改時添加了錯誤的ucf文件，結果在布局布線的時候出現(xiàn)了問題。最后請教老師才知道是文件添加錯誤，應該添加跟工程名字相同的ucf文件。實驗中的收獲是很大的，特別是實驗板的使用。一般情況下沒有這些條件。所以應該相當珍惜這些機會。思考題：1、 分析并說明本實驗所完成的工程文件結構關系。答：counter是頂層文件，seg7是第二層文件，segAsegB是底層文件。2、 記錄本實驗中所完成的FPGA資源耗用情況和運行的時鐘頻率。答：FPGA資源耗用情況和運行的時鐘頻率如下圖所示。圖（1）資源消耗情況圖（2）時鐘頻率3、 在仿真激勵信號的設計上組合電路和時序電路分別關注的重點是什么