各大公司數(shù)字電路筆試試題

1、1同步電路和異步電路的區(qū)別是什么？（仕蘭微電子）2、什么是同步邏輯和異步邏輯？（漢王筆試）同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系。電路設(shè)計(jì)可分類爲(wèi)同步電路和非同步電路設(shè)計(jì)。同步電路利用時(shí)鐘脈衝使其子系統(tǒng)同步運(yùn)作,而非同步電路不使用時(shí)鐘脈衝做同步，其子系統(tǒng)是使用特殊的開(kāi)始”和 完成”信號(hào)使之同步。由於非同步電路具有下列優(yōu)點(diǎn)-無(wú)時(shí)鐘歪斜問(wèn)題、低電源消耗、平均效能而非最差效能、模組性、可組合和可複用性-因此近年來(lái)對(duì)非同步電路研究增加快速，論文發(fā)表數(shù)以倍增，而IntelPentium 4處理器設(shè)計(jì)，也開(kāi)始採(cǎi)用非同步電路設(shè)計(jì)。3、什么是”線與"邏輯，要實(shí)現(xiàn)它

2、，在硬件特性上有什么具體要求？（漢王筆試）線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用0C門來(lái)實(shí)現(xiàn)（漏極或者集電極開(kāi)路），由于不用0C門可能使灌電流過(guò)大，而燒壞邏輯門，同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。（線或則是下拉電阻）4、什么是 Set up和Holdup時(shí)間？（漢王筆試）5、setup和hold up時(shí)間，區(qū)別.（南山之橋）6、解釋setup time和hold time的定義和在時(shí)鐘信號(hào)延遲時(shí)的變化。（未知）7、解釋setup和hold time violation，畫圖說(shuō)明，并說(shuō)明解決辦法。（威盛 VIA 2003.11.06 上海筆試試題）Setup/hold time

3、是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前， 數(shù)據(jù)穩(wěn)定不變的時(shí)間。 輸入信號(hào)應(yīng)提前時(shí)鐘上升沿 （如上升沿有效）T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間-Setup time.如不滿足setup time,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘 信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。如果hold time不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。建立時(shí)間（Setup Time）和保持時(shí)間（Hold time ）。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信號(hào)需要保 持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)

4、信號(hào)需要保持不變的時(shí)間。如果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn)metastability的情況。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過(guò)建立和保持時(shí)間，那么超過(guò)量就分別被稱為建立時(shí) 間裕量和保持時(shí)間裕量。（仕蘭微電子）8、說(shuō)說(shuō)對(duì)數(shù)字邏輯中的競(jìng)爭(zhēng)和冒險(xiǎn)的理解，并舉例說(shuō)明競(jìng)爭(zhēng)和冒險(xiǎn)怎樣消除。9、什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？（漢王筆試）在組合邏輯中，由于門的輸入信號(hào)通路中經(jīng)過(guò)了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致叫競(jìng) 爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。解決方法：一 是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。1、

5、同步電路和異步電路的區(qū)別是什么？（仕蘭微電子）2、什么是同步邏輯和異步邏輯？（漢王筆試）同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系。3、什么是"線與"邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？（漢王筆試）線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用0C門來(lái)實(shí)現(xiàn)，由于不用oc門可能使灌電流過(guò)大，而燒壞邏輯門。同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。4、什么是Setup 和Holdup 時(shí)間？（漢王筆試）5 、 setup 和 holdup 時(shí)間 ,區(qū)別 .（南山之橋）6 、解釋 setup time 和 hold time 的定義和在時(shí)

6、鐘信號(hào)延遲時(shí)的變化。（未知）7 、解釋 setup 和 hold time violation，畫圖說(shuō)明，并說(shuō)明解決辦法。（威盛 VIA2003.11.06上海筆試試題）Setup/hold time是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。 建立時(shí)間是指觸發(fā) 器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿（如上 升沿有效） T 時(shí)間到達(dá)芯片，這個(gè) T 就是建立時(shí)間 -Setup time. 如不滿足 setup time,個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后， 數(shù)據(jù)穩(wěn)定不變的時(shí)

7、間。 如果 hold time夠，數(shù)據(jù)同樣不能被打入觸發(fā)器 .建立時(shí)間 （Setup Time） 和保持時(shí)間（ Hold time ）。DFF 將不能正確地立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信 號(hào)需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后 數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。如果不滿足建立和保持時(shí)間的話，那么 采樣到數(shù)據(jù)，將會(huì)出現(xiàn) metastability 的情況。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí) 間均超過(guò)建立和保持時(shí) 間，那么超過(guò)量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。8 、說(shuō)說(shuō)對(duì)數(shù)字邏輯中的競(jìng)爭(zhēng)和冒險(xiǎn)的理解， 并舉例說(shuō)明競(jìng)爭(zhēng)和冒險(xiǎn)怎樣消除。 （仕蘭微 電 子）9、什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判

8、斷？如何消除？（漢王筆試）在組合邏輯中，由于門的輸入信號(hào)通路中經(jīng)過(guò)了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致 叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。解決 方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。10 、你知道那些常用邏輯電平？ TTL 與 COMS 電平可以直接互連嗎？（漢王筆試）常用邏輯電平： 12V ，5V ，3.3V ；TTL 和 CMOS 不可以直接互連， 由于 TTL 是在 0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到 CMOS 需要在輸出端口加一上拉電阻接到 5V 或者 i2

9、V 。11 、如何解決亞穩(wěn)態(tài)。（飛利浦大唐筆試）亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無(wú)法預(yù)測(cè)該單元的輸出電平，也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無(wú)用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。12、IC 設(shè)計(jì)中同步復(fù)位與 異步復(fù)位的區(qū)別。（南山之橋）13、MOORE 與 MEELEY 狀態(tài)機(jī)的特征。（南山之橋）14、多時(shí)域設(shè)計(jì)中 , 如何處理信號(hào)跨時(shí)域。（南山之橋）15 、給了 reg 的 setup,hold 時(shí)間， 求中間組合邏輯的 delay

10、范圍。（飛利浦大唐筆試）Delay < period - setup ? hold16、時(shí)鐘周期為T,觸發(fā)器D1的建立時(shí)間最大為 Timax，最小為Timin。組合邏輯電路最大延遲為 T2max, 最小為 T2min 。問(wèn)，觸發(fā)器 D2 的建立時(shí)間 T3 和保持時(shí)間應(yīng)滿足什么條件。（華為）i7 、給出某個(gè)一般時(shí)序電路的圖， 有 Tsetup,Tdelay,Tck->q, 還有 clock 的 delay, 寫出決定最大時(shí)鐘的因素，同時(shí)給出表達(dá)式。（威盛 VIA 2003.ii.06 上海筆試試題）i8 、說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。（威盛 VIA 2003.ii.06 上海筆試

11、試題）19 、一個(gè)四級(jí)的 Mux, 其中第二級(jí)信號(hào)為關(guān)鍵信號(hào) 如何改善 timing 。（威盛VIA2003.11.06 上海筆試試題）20 、給出一個(gè)門級(jí)的圖，又給了各個(gè)門的傳輸延時(shí)，問(wèn)關(guān)鍵路徑是什么，還問(wèn)給出輸入，使得輸出依賴于關(guān)鍵路徑。（未知）21 、邏輯方面數(shù)字電路的卡諾圖化簡(jiǎn)，時(shí)序（同步異步差異），觸發(fā)器有幾種（區(qū)別，優(yōu)點(diǎn)），全加器等等。（未知）22 、卡諾圖寫出邏輯表達(dá)使。（威盛 VIA 2003.11.06上海筆試試題）23、化簡(jiǎn) F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）24 、 please show the CMOS in

12、verter schmatic,layout and its cross sectionwithP-well process.Plot its transfer curve (Vout-Vin) And also explain the operationregion of PMOS and NMOS for each segment of the transfer curve?威盛筆試題 circuit design-beijing-03.11.0925 、 To design a CMOS invertor with balance rise and fall time,please de

13、fine theration of channel width of PMOS and NMOS and explain?26 、為什么一個(gè)標(biāo)準(zhǔn)的倒相器中 P 管的寬長(zhǎng)比要比 N 管的寬長(zhǎng)比大？（仕蘭微電子）27 、用 mos 管搭出一個(gè)二輸入與非門。（揚(yáng)智電子筆試）28 、 please draw the transistor level schematic of a cmos 2 input AND gate andexplain which input has faster response for output rising edge.(less delaytime) 。(威盛筆試題

14、circuit design-beijing-03.11.0929 、畫出 NOT,NAND,NOR 的符號(hào)， 真值表， 還有 transistor level的電路。 （ Infineon筆試）30 、畫出 CMOS 的圖，畫出 tow-to-one mux gate。(威盛 VIA 2003.11.06上海筆科廣試題）。（飛利浦大唐筆試）34 、畫出 CMOS 電路的晶體管級(jí)電路圖，實(shí)現(xiàn) Y=A*B+C（D+E） 。（仕蘭微電子）35 、利用 4 選 1 實(shí)現(xiàn) F(x,y,z)=xz+yz。'（未知）36 、給一個(gè)表達(dá)式 f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非

15、門實(shí)現(xiàn)（實(shí)際上就是化簡(jiǎn)）。37 、給出一個(gè)簡(jiǎn)單的由多個(gè) NOT,NAND,NOR 組成的原理圖，根據(jù)輸入波形畫出各點(diǎn)波形。（ Infineon 筆試）38 、為了實(shí)現(xiàn)邏輯（ A XOR B）OR （C AND D ），請(qǐng)選用以下邏輯中的一種，并說(shuō)明為什么？ 1）INV 2 ）AND 3 ）OR 4 ）NAND 5 ）NOR 6 ）XOR 答案： NAND （未知）39 、用與非門等設(shè)計(jì)全加法器。華為）40 、給出兩個(gè)門電路讓你分析異同。（華為）試試題）31 、用一個(gè)二選一 mux 和一個(gè) inv 實(shí)現(xiàn)異或。（飛利浦大唐筆試）32 、畫出 Y=A*B+C 的 cmos 電路圖。33 、用邏輯們和

16、 cmos 電路實(shí)現(xiàn) ab+cd41 、42 、用簡(jiǎn)單電路實(shí)現(xiàn)，當(dāng) A為輸入時(shí)，輸出B波形為（仕蘭微電子）A,B,C,D,E 進(jìn)行投票，多數(shù)服從少數(shù)，輸出是 F （也就是如果A,B,C,D,E中1的個(gè) 數(shù)比 多，那么F輸出為1，否則F為0），用與非門實(shí)現(xiàn)，輸入數(shù)目沒(méi)有限制。（未知）43 、用波形表示 D 觸發(fā)器的功能。（揚(yáng)智電子筆試）44 、用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器。（揚(yáng)智電子筆試）45 、用邏輯們畫出 D 觸發(fā)器。（威盛 VIA 2003.11.06 上海筆試試題）46 、畫出 DFF 的結(jié)構(gòu)圖 ,用 verilog 實(shí)現(xiàn)之。（威盛）47 、畫出一種 CMOS 的 D 鎖存器的電路圖

17、和版圖。（未知）48 、D 觸發(fā)器和 D 鎖存器的區(qū)別。（新太硬件面試）49 、簡(jiǎn)述 latch 和 filp-flop 的異同。（未知）50 、 LATCH 和 DFF 的概念和區(qū)別。（未知）51 、latch 與 register 的區(qū)別 , 為什么現(xiàn)在多用 register. 行為級(jí)描述中 latch 如何產(chǎn)生的。南山之橋）52 、用 D 觸發(fā)器做個(gè)二分顰的電路 . 又問(wèn)什么是狀態(tài)圖。（華為）53 、請(qǐng)畫出用 D 觸發(fā)器實(shí)現(xiàn) 2 倍分頻的邏輯電路？（漢王筆試）54 、怎樣用 D 觸發(fā)器、與或非門組成二分頻電路？（東信筆試）55 、How many flip-flop circuits a

18、re needed to divide by 16? (Intel) 16分頻？56 、用 filp-flop 和 logic-gate 設(shè)計(jì)一個(gè) 1 位加法器，輸入 carryin 和 current-stage輸出carryout 和 next-stage. (未知)57 、用 D 觸發(fā)器做個(gè) 4 進(jìn)制的計(jì)數(shù)。（華為）58 、實(shí)現(xiàn) N 位 Johnson Counter,N=5 。（南山之橋）15 進(jìn)制的呢？（仕59 、用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的7 進(jìn)制循環(huán)計(jì)數(shù)器， 蘭微電子）60 、數(shù)字電路設(shè)計(jì)當(dāng)然必問(wèn) Verilog/VHDL ，如設(shè)計(jì)計(jì)數(shù)器。（未知）60 、數(shù)字電路設(shè)計(jì)當(dāng)

19、然必問(wèn) Verilog/VHDL ，如設(shè)計(jì)計(jì)數(shù)器。（未知）61 、BLOCKING NONBLOCKING賦值的區(qū)別。（南山之橋）62 、寫異步 D 觸發(fā)器的 verilog module 。（揚(yáng)智電子筆試）module dff8(clk , reset, d, q);input clk;input reset;input 7:0 d;output 7:0 q;reg 7:0 q;always (posedge clk or posedge reset) if(reset) q <= 0;elseq <= d;endmodule 63、用D觸發(fā)器實(shí)現(xiàn)2倍分頻的Verilog描述？（

20、漢王筆試） module divide2( clk , clk_o, reset);input clk , reset;output clk_o;wire in;reg out ;always ( posedge clk or posedge reset) if ( reset) out <= 0;else out <= in;assign in = out;assign clk_o = out;endmodulea） 你所知道的可編程邏輯器64 、可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來(lái)越重要，請(qǐng)問(wèn)： 件有哪些？ b） 試用 VHDL 或 VERILOG 、 ABLE 描述 8 位 D

21、 觸發(fā)器邏輯。（漢王筆試）PAL，PLD，CPLD ， FPGA 。module dff8(clk , reset, d, q);input clk;input reset;input d;output q;reg q;always (posedge clk or posedge reset) if(reset) q <= 0;else q <= d;endmodule 65、請(qǐng)用 HDL 描述四位的全加法器、 5 分頻電路。（仕蘭微電子）66、用VERILOG或VHDL寫一段代碼，實(shí)現(xiàn)10進(jìn)制計(jì)數(shù)器。（未知）67 、用 VERILOG 或 VHDL 寫一段代碼，實(shí)現(xiàn)消除一個(gè) gl

22、itch 。（未知）68 、一個(gè)狀態(tài)機(jī)的題目用 verilog 實(shí)現(xiàn)（不過(guò)這個(gè)狀態(tài)機(jī)畫的實(shí)在比較差， 很容易誤解的） 。威盛 VIA 2003.11.06 上海筆試試題）69 、描述一個(gè)交通信號(hào)燈的設(shè)計(jì)。（仕蘭微電子）70 、畫狀態(tài)機(jī)，接受 1，2，5 分錢的賣報(bào)機(jī)，每份報(bào)紙 5 分錢。（揚(yáng)智電子筆試）71 、設(shè)計(jì)一個(gè)自動(dòng)售貨機(jī)系統(tǒng)，賣soda 水的，只能投進(jìn)三種硬幣，要正確的找回錢數(shù)。1 ）畫出 fsm （有限狀態(tài)機(jī)）；（2 ）用 verilog 編程，語(yǔ)法要符合 fpga 設(shè)計(jì)的要求。未知）72 、設(shè)計(jì)一個(gè)自動(dòng)飲料售賣機(jī)，飲料10 分錢，硬幣有 5 分和 10 分兩種，并考慮找零：1 ）畫

23、出 fsm （有限狀態(tài)機(jī)）；（2 ）用 verilog 編程，語(yǔ)法要符合 fpga設(shè)計(jì)的要求；3）設(shè)計(jì)工程中可使用的工具及設(shè)計(jì)大致過(guò)程。未知）0 。例如 a ：飛利浦大73 、畫出可以檢測(cè) 10010 串的狀態(tài)圖 , 并 verilog 實(shí)現(xiàn)之。（威盛）74 、用 FSM 實(shí)現(xiàn) 101101 的序列檢測(cè)模塊。（南山之橋）a 為輸入端， b 為輸出端，如果 a 連續(xù)輸入為 1101 則 b 輸出為 1 ，否則為10100100110 b：請(qǐng)畫出 state machine ；請(qǐng)用 RTL 描述其 state machine 。（未知）75 、用 verilog/vddl 檢測(cè) stream 中的特定字符串（分狀態(tài)用狀態(tài)機(jī)寫