FPGA用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測(cè)器的設(shè)計(jì)要點(diǎn)

1、*學(xué)實(shí)驗(yàn)報(bào)告課程名稱：基于FPGA的現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)實(shí)驗(yàn)名稱：用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測(cè)器的設(shè)計(jì)名:*級(jí):電子*指導(dǎo)教師：*信息工程學(xué)院-、實(shí)驗(yàn)原理1、實(shí)驗(yàn)內(nèi)容：應(yīng)用有限狀態(tài)機(jī)設(shè)計(jì)思路，檢測(cè)輸入的串行數(shù)據(jù)是否是”01111000”。擬用SW3-SW0, J4接口的E8,F8,C7,D7作為系統(tǒng)輸入（系統(tǒng)由此需要設(shè)計(jì)一個(gè)8bits并行數(shù)據(jù)轉(zhuǎn)串行的模塊）一個(gè)7段數(shù)碼顯示譯碼器作為檢測(cè)結(jié)果的輸出顯示，如果串行序列為”11100101”，顯示 a，否則顯示b （系統(tǒng)需要設(shè)計(jì)一個(gè) 7段數(shù)碼顯示譯碼器模塊）為了顯示可控，清晰，擬用V16Q18實(shí)現(xiàn)時(shí)鐘，復(fù)位信號(hào)的輸入。本實(shí)驗(yàn)由頂層文件、串行檢測(cè)、并行數(shù)據(jù)轉(zhuǎn)串行、

2、數(shù)碼管顯示四個(gè)模塊組成reset2、要求：系統(tǒng)主要包括 3個(gè)模塊：1）并行數(shù)據(jù)轉(zhuǎn)串行數(shù)據(jù)模塊（xulie.v ）2）串行檢測(cè)模塊（schk.v）3）數(shù)碼管顯示模塊（decled7s .v ）于需要用按鍵 V16作為時(shí)鐘輸入，按鍵 D18作為系統(tǒng)復(fù)位輸入，所以需調(diào)用實(shí)驗(yàn)二中應(yīng)用的消抖模 塊，對(duì)兩個(gè)按鍵輸入信號(hào)進(jìn)行消抖。? 并行數(shù)據(jù)轉(zhuǎn)串行數(shù)據(jù)模塊（xulie.v ），串行檢測(cè)模塊（schk.v ）均采用有限狀態(tài)機(jī)的描述方式。? 并行數(shù)據(jù)轉(zhuǎn)串行數(shù)據(jù)模塊（xulie.v ）功能描述：可以異步復(fù)位，可以在時(shí)鐘控制下，將并行輸入數(shù)據(jù)din7:0，按照din7 , din6 , din5 , din4，di

3、n3 ，din2 ，din1 ，din0的順序輸出至串行檢測(cè)模塊的輸入端口din。? 根據(jù)設(shè)計(jì)要求，先畫出并行數(shù)據(jù)轉(zhuǎn)串行數(shù)據(jù)模塊的狀態(tài)轉(zhuǎn)移圖，并寫出HDL代碼。?比較實(shí)驗(yàn)指導(dǎo)書提供并行數(shù)據(jù)轉(zhuǎn)串行數(shù)據(jù)模塊的參考代碼，總結(jié)有限狀態(tài)機(jī)的HDL設(shè)計(jì)方法。? 串行檢測(cè)模塊（schk.v ）輸入信號(hào)：DIN-1bit 的串行輸入數(shù)據(jù)CLK-同步輸入時(shí)鐘CLR -異步清零信號(hào)，當(dāng) CLR=1,系統(tǒng)輸出置0,否則，系統(tǒng)正常工作輸出信號(hào)：AB4bits數(shù)據(jù)，如果系統(tǒng)檢測(cè)到“01111000”這8bit的輸入，AB=4 b1010,否則,AB=4 b1011.? 串行檢測(cè)模塊（schk.v ）? 畫出串行檢測(cè)模塊

4、（schk.v ）的狀態(tài)轉(zhuǎn)移圖，并自行設(shè)計(jì)HDL源代碼。? 用Verilog HDL設(shè)計(jì)數(shù)碼管驅(qū)動(dòng)電路、系統(tǒng)頂層電路。3、數(shù)碼管顯示驅(qū)動(dòng)模塊（led.v）輸入：AB3:0待顯示的數(shù)值輸出：Q6:0 驅(qū)動(dòng)數(shù)碼管的七位數(shù)值表2-1共陽極數(shù)碼管驅(qū)動(dòng)模塊輸入與輸出關(guān)系表輸入（4bits）輸出（7bits）顯示內(nèi)容4' b10107' b1110111a4' b10117' b1111100b4' bOOOO7' b100000004、消抖（1 ）按鍵抖動(dòng)的產(chǎn)生原因：通常的按鍵所用開關(guān)為機(jī)械彈性開關(guān)，當(dāng)機(jī)械觸點(diǎn)斷開、閉合時(shí)，由于機(jī)械觸點(diǎn)的彈性作用，一個(gè)按鍵

5、開 關(guān)在閉合時(shí)不會(huì)馬上穩(wěn)定地接通，在斷開時(shí)也不會(huì)一下子斷開。因而在閉合及斷開的瞬間均伴隨有一連串 的抖動(dòng)，為了不產(chǎn)生這種現(xiàn)象而作的措施就是按鍵消抖。圖2-3按鍵抖動(dòng)波形圖（2）本次實(shí)驗(yàn)提供的消抖模塊簡(jiǎn)介elk1電平檢杳模塊f延時(shí)模塊delject rfiodul"lsh_*hV-delagr fnodule.vJJ/IJjclkoutdebounce module.v圖2-4消抖模塊框圖電平檢查模塊：檢測(cè)輸入的按鍵是否被按下或者釋放，并分別將H2L_Sig丄2H_Sig拉高，并隨后拉低，給出按鍵的操作信息。延時(shí)模塊：對(duì)輸入的信號(hào)變化時(shí)刻進(jìn)行計(jì)時(shí)并觀察信號(hào)的變換情況，對(duì)輸出端口進(jìn)行恰當(dāng)

6、地賦值。、實(shí)驗(yàn)步驟1、建立工程：file->New ProjectCarte elProject SettingsSptcify devic* and project properties.Select the device and d«Eign flow for the projectProperty NameValueEvaluation Development BoardNene SpecifiedProduct Cate口AllFamilySpartanSEDeviceXC3S500EPack日口便FG32OSpeed-5Top-Level Source TypeHDL

7、T"Synthesis ToolXST (VHDiyVeHlog)SimulatorISim (VHDL/Verilog)*Preferred LanquaaeVerilogPropertv Specification in Project FileStore all valuesManual Compile OrderfflVHDL Source Analysis StandardVHDL”另aEnable Message Filterinq土More Info2、建立新 Verilog HDL 模塊編輯窗口，按并行數(shù)據(jù)轉(zhuǎn)串行數(shù)據(jù)模塊(xulie.v )，串行檢測(cè)模塊(schk.v

8、 ),數(shù)碼管顯示模塊(decled7s .v )的目標(biāo)要求進(jìn)行設(shè)計(jì)，模塊在綜合后，采用畫波形的方式編 輯測(cè)試激勵(lì)波形，對(duì)相關(guān)模塊進(jìn)行功能仿真，實(shí)現(xiàn)模塊的驗(yàn)證、修正。3、L組合為一個(gè)模塊，完成綜合、功能仿真，分析波形，修正設(shè)計(jì)。4、 拷貝消抖模塊代碼：debounce_module.v ，delay_module.v ，detect_module.v ，組合完成消抖模塊。5、將消抖模塊組合入系統(tǒng)綜合，不仿真。6、硬件測(cè)試平臺(tái)設(shè)計(jì)。7、 頂層模塊完成后，雙擊Impleme nt Desig n ，進(jìn)行布局布線，雙擊Gen erate Programmi ng File生成下載文件，雙擊 Co nf

9、igure Target Device，按照提示完成下載。8、下載后，改變撥動(dòng)開關(guān)和按鍵，觀察結(jié)果。9、 使用chipscope片內(nèi)邏輯分析儀對(duì)設(shè)計(jì)進(jìn)行硬件調(diào)試，驗(yàn)證設(shè)計(jì)是否正確。 掌握該調(diào)試方法和調(diào) 試步驟。三、實(shí)驗(yàn)結(jié)果及分析1、數(shù)碼管驅(qū)動(dòng)模塊(led.v)module decled7s(AB,Q);in put 3:0AB;output 6:0Q;reg 6:0 Q=7'b1000000;always(AB)beginif(AB = 4'b1010) Q <= 7'b1110111; / 輸出 A else Q <= 7'b1111100;輸出

10、Benden dmodule1.1數(shù)碼管驅(qū)動(dòng)綜合decled7sB(3:0)FYQ(6:0)kAdecled7s1.2數(shù)碼管驅(qū)動(dòng)仿真2、并行數(shù)據(jù)轉(zhuǎn)串行數(shù)據(jù)模塊(xulie.v )module xulie(DIN8,CLK,CLR,DIN);in put CLK,CLR;in put 7:0DIN8;output DIN;reg 2:0 cur_state, next_state;reg DIN;parameters0 = 3'b000,s1 = 3'b001,s2 = 3'b010,s3 = 3'b011,s4 = 3'b100,s5 = 3'b

11、101,s6 = 3'b110,s7 = 3'b111;always (posedge CLK or posedge CLR) beginif(CLR)cur_state <= s0;elsecur_state <= n ext_state;endalways (cur_state or DIN8 or DIN )begincase (cur_state)s0 : begi nDIN <= DIN87;n ext_state <= s1;ends1 : begi nDIN <= DIN86;n ext_state <= s2;ends2 :

12、begi nDIN <= DIN85;n ext_state <= s3;ends3 : begi nDIN <= DIN84;n ext_state <= s4;ends4 : begi nDIN <= DIN83;n ext_state <= s5;ends5 : begi nDIN <= DIN82;n ext_state <= s6;ends6 : begi nDIN <= DIN81;n ext_state <= s7;ends7 : begi nDIN <= DIN80;n ext_state <= s0;en

13、ddefault : begi nDIN <= 1'bO; n ext_state <= s0;endendcaseenden dmodule2.1并行數(shù)據(jù)轉(zhuǎn)串行數(shù)據(jù)綜合xulieDIN8(7:0)riDINCLKCLRk1xulie22并行數(shù)據(jù)轉(zhuǎn)串行數(shù)據(jù)仿真3、串行檢測(cè)模塊(schk.v )module schk(DIN,CLK,CLR,AB); in put DIN,CLK,CLR;output3:0 AB;reg 3:0 cur_state, next_state;reg 3:0 AB=4'b0000;parameter idle = 4'b0000,

14、 s1 = 4'b0001, s2 = 4'b0010, s3 = 4'b0011, s4 = 4'b0100, s5 = 4'b0101, s6 = 4'b0110, s7 = 4'b0111, s8 = 4'b1000;always (posedge CLK or posedge CLR)beginif(CLR) cur_state <= idle; else cur_state <= n ext_state;endalways (cur_state or DIN)begincase(cur_state)idle:

15、 begi nAB <= 4'b1011;if(DIN=1'bO) next_state <= s1; else n ext_state <= s1;ends1: begi nAB <= 4'b1011;if(DIN=1'b1) next_state <= s2; else n ext_state <= s1;ends2: begi nAB <= 4'b1011;if(DIN=1'b1) next_state <= s3; else n ext_state <= s1;ends3: begi

16、nAB <= 4'b1011;if(DIN=1'b1) next_state <= s3; else n ext_state <= s1;ends4: begi nAB <= 4'b1011;if(DIN=1'b1) next_state <= s5; else n ext_state <= s1;ends5: begi nAB <= 4'b1011;if(DIN=1'b0) next_state <= s6; else n ext_state <= idle;ends6: begi nAB

17、<= 4'b1011;if(DIN=1'b0) next_state <= s7; else n ext_state <= s2;ends7: begi nif(DIN=1'b0)beginAB <= 4'b1010; n ext_state <= s8;endelse beg inn ext_state <= s2; AB <= 4'b1011;endends8: begi nAB <= 4'b1011;if(DIN=1'b1) next_state <= s2;else n ext

18、_state <= s1;enddefault : n ext_state <= idle; endcaseenden dmodule 3.1串行檢測(cè)模塊綜合仿真schkCLKF、AB(3;0)CLRDINkJschkNameValue0 nsiiiii200 ns1011A/1AIjj DIN1Ijj CLKg CLR04、xulieqi組合模塊module xulieqi(DIN8,CLK,CLR,Q);in put CLK,CLR;in put 7:0 DIN8;output 6:0 Q;wire 3:0 AB;xulie u1 (.DIN8(DIN8),.CLK(CLK),.CLR(CLR),.DIN(DIN);schk u2 (.CLR(CLR),.DIN(D