虛擬FPGA邏輯測試驗證平臺的設(shè)計

1、電子科技大學(xué)碩士學(xué)位論文虛擬FPGA邏輯測試驗證平臺的設(shè)計 姓名:王軍申請學(xué)位級別:碩士專業(yè):測試計量技術(shù)及儀器 指導(dǎo)教師:詹惠琴20090501摘要摘要隨著FPGA器件的快速發(fā)展使用,如何準(zhǔn)確高效地測試驗證大量同型號的 FPGA芯片,在類似實(shí)際使用的環(huán)境下是否能正確執(zhí)行設(shè)計規(guī)范所設(shè)定的邏輯功 能,就成為廠家需要考慮的一個重要問題。因此,研發(fā)一套FPGA邏輯測試驗證 平臺是十分必要的。本文以虛擬儀器技術(shù)為軟件核心,針對FPGA邏輯測試驗證的特性,設(shè)計了 一臺虛擬FPGA邏輯測試驗證平臺。該儀器是由軟件提供不同的測試向量信號, 在數(shù)據(jù)采集與邏輯控制等部分的硬件電路及計算機(jī)軟件的共同作用下,完成F

2、PGA 中所下載數(shù)字電路的邏輯測試驗證。論文首先對FPGA邏輯測試驗證及虛擬儀器技術(shù)作出概述,其次介紹了課題 的研究背景和意義,然后重點(diǎn)論述了虛擬FPGA邏輯測試驗證平臺的總體設(shè)計與 實(shí)現(xiàn),接著分章仔細(xì)討論了儀器的硬件設(shè)計方案和原理以及應(yīng)用軟件的設(shè)計。最 后簡單介紹了被測FPGA開發(fā)板和驗證樣例的設(shè)計,并且給出了驗證樣例的測試 結(jié)果與分析。在硬件組成上,一個完整的測試驗證平臺包括主板、被測FPGA開發(fā)板和計 算機(jī)。在應(yīng)用軟件的配合下,平臺的硬件部分具有信號產(chǎn)生、數(shù)據(jù)采集、緩沖存 儲、定時計數(shù)等多種功能。論文主要對平臺的主板和被測FPGA開發(fā)板作了詳細(xì) 設(shè)計和調(diào)試。主板包括測試向量下載存儲電路、

3、響應(yīng)數(shù)據(jù)采集存儲電路、邏輯控 制電路、緩沖電路和EPP(增強(qiáng)型并口接口等部分。各控制電路均在FPGA中 實(shí)現(xiàn),本文重點(diǎn)闡述了FPGA中時鐘分頻電路、觸發(fā)電路、地址產(chǎn)生電路、存儲 及控制電路、EPP接口控制電路及邏輯控制電路的設(shè)計。軟件是虛擬FPGA邏輯測試驗證平臺的重要組成部分。所采用的軟件編程環(huán) 境是NI公司的Labwindows/CVI和LabVIEW。在軟件的設(shè)計部分,采用模塊化的 編程方法,詳細(xì)闡述了編程思路和實(shí)現(xiàn)方式,給出了設(shè)計流程圖。在硬件的配合 下,所設(shè)計的應(yīng)用軟件能夠?qū)崿F(xiàn)向量的新建、編輯、保存、下載、加載以及被測 電路板響應(yīng)數(shù)據(jù)地讀取,并將其與預(yù)期響應(yīng)數(shù)據(jù)的對比驗證、保存打印等

4、功能。 最后論文對主要工作進(jìn)行總結(jié),并指出了平臺的硬軟件設(shè)計需要進(jìn)一步完善 和發(fā)展的方面。關(guān)鍵詞:虛擬儀器,FPGA,邏輯測試驗證,測試向量,LabVIEWTABSTRACTAB STRACTWith therapid development and use of the FPGA chip,it isan important problem to be considered what to fleetly and exactly verify logic connection of the plentiful homotypic FPGA chips.Therefore,the develo

5、pment of the FPGA Logic Test Verification Platform is necessary.This paper mainly discusses the design and realization of a virtual FPGA Logic Test Verification Platform based on the technology of EPP interface and virtual instrument,considered the characteristic of FPGA logic test verification.This

6、 paper first summarizes the technology of virtual instrument and introduces the principle of FPGA logic test verification,and secondly introduces the research background and significance of the topic,and then focuses on the collectivity design and implementation of virtual FPGA Logic Test Verificati

7、on Platform.The following Chapters detailedly discuss the theory and design scheme of the hardware of the instrument,and the functional software design.Finally,the thesis simplely intuoduces the design of the exploitable board of based on FPGA chip and the design of verification examples,and present

8、 testing and analyzing result of verification examples.The hardware circuit board is designed and discussed in detail,which consist of the part of test vector generator,datasampling and the logic control unit,storage apparatus, EPP interface,etc.These parts constitute the board,which is provided wit

9、ll the multi-function of data sampling,vector generating,data memory,timing and counting, data traffic,etc.All control circuits of the instrument are integrated in FPGA.Software is an important component of virtual FPGA Logic Test Verification Platform.Software programming environment is Labwindows/

10、CVI and LabVIEW of NI Company,謝廿1graphical user interface.In software design,the paper uses modular programming and discusses the programming ideas and a detailed explanation of the way,and offers the design flow chart.In the end of the thesis,a summary is presented and some suggestions are forward

11、to improve the instrument.Keywords:virtual instrument,FPGA,logic test verification,test vector,LabVlEW II獨(dú)創(chuàng)性聲明本人聲明所呈交的學(xué)位論文是本人在導(dǎo)師指導(dǎo)下進(jìn)行的研究工作 及取得的研究成果。據(jù)我所知,除了文中特別加以標(biāo)注和致謝的地方 外,論文中不包含其他人已經(jīng)發(fā)表或撰寫過的研究成果,也不包含為 獲得電子科技大學(xué)或其它教育機(jī)構(gòu)的學(xué)位或證書而使用過的材料。與 我一同工作的同志對本研究所做的任何貢獻(xiàn)均己在論文中作了明確的 說明并表示謝意躲一叢.t:碑嗍沙c1年j月己日 關(guān)于論文使用授權(quán)的說明本學(xué)

12、位論文作者完全了解電子科技大學(xué)有關(guān)保留、使用學(xué)位論文 的規(guī)定,有權(quán)保留并向國家有關(guān)部門或機(jī)構(gòu)送交論文的復(fù)印件和磁盤, 允許論文被查閱和借閱。本人授權(quán)電子科技大學(xué)可以將學(xué)位論文的全 部或部分內(nèi)容編入有關(guān)數(shù)據(jù)庫進(jìn)行檢索,可以采用影印、縮印或掃描 等復(fù)制手段保存、匯編學(xué)位論文。褓芝喜-孑器囂守簍名:鐫嚏弩 簽名:囊硯新簽名:像筋侈”,71日期:沙(7年r月第一章引言第一章 引言1.1FPGA邏輯測試驗證概述FPGA是現(xiàn)場可編程門陣歹U(Field Pro伊ammable Gate Array的簡稱,起源于美 國的Xilinx公司,該公司于1985年推出了世界上第一塊FPGA芯片。在這二十年 的發(fā)展過

13、程中,FPGA的硬件體系結(jié)構(gòu)和軟件開發(fā)工具都在不斷的完善,日趨成熟。 從最初的1200個可用門,90年代時幾十萬個可用門,發(fā)展到目前數(shù)百萬門至上千 萬門的單片F(xiàn)PGA芯片,Xilinx、Altem等世界項級廠商已經(jīng)將FPGA器件的集成 度提高到一個新的水平。FPGA結(jié)合了微電子技術(shù)、電路技術(shù)和EDA技術(shù),它允 許電路設(shè)計者利用基于計算機(jī)的開發(fā)平臺,經(jīng)過設(shè)計輸入、仿真、測試和校驗, 達(dá)到預(yù)期的結(jié)果。使用FPGA器件不但可以大大縮短系統(tǒng)的研制周期,減少資金 投入,更為可貴的是,采用FPGA器件可以將原來的電路板級產(chǎn)品集成為芯片級 產(chǎn)品,從而實(shí)現(xiàn)了產(chǎn)品的小型化,降低了功耗,提高了可靠性,同時還可以很

14、方 便地對設(shè)計進(jìn)行在線修改ll】。FPGA邏輯測試驗證是檢查被測芯片在類似實(shí)際使用的環(huán)境下是否能實(shí)現(xiàn)其 預(yù)期邏輯功能,即給被測FPGA芯片輸入測試向量,從而驗證芯片是否正確執(zhí)行 設(shè)計規(guī)范所設(shè)定的邏輯功能,以判定下載程序后的芯片能否正常工作。當(dāng)捕獲到 的輸出響應(yīng)與期望值不吻合時,就表明芯片在邏輯測試驗證上失效了。FPGA邏輯 測試驗證的主要目的是,判斷已下載設(shè)計電路的FPGA是否能實(shí)現(xiàn)其預(yù)期的邏輯 功能。這與設(shè)計過程中的驗證是不同的。設(shè)計驗證的目的在于證明芯片中電路設(shè) 計的正確性。設(shè)計者通過驗證過程證明芯片設(shè)計與設(shè)計要求是一致的,也就是芯 片的模型與設(shè)計構(gòu)想是一致的【2卅。而廠家通過FPGA邏輯

15、測試驗證過程來篩選出 物理實(shí)現(xiàn)與設(shè)計模型一致的芯片。FPGA邏輯測試驗證的必要性主要是由于在芯片 設(shè)計過程中一些功能的不完整或時序的偏差引起的。1。2虛擬儀器技術(shù)概述虛擬儀器的起源可以追溯到20世紀(jì)70年代。“虛擬"的含義主要是強(qiáng)調(diào)了軟 件在這類儀器中的作用,體現(xiàn)了虛擬儀器與主要通過硬件實(shí)現(xiàn)各種功能的傳統(tǒng)儀電子科技大學(xué)碩士學(xué)位論文器的不同。虛擬儀器主要由通用的計算機(jī)資源(例如微處理器、內(nèi)存、顯示器等、 應(yīng)用軟件和儀器硬件(例如A/D、D/A、數(shù)字I/O、定時器、信號調(diào)理等等構(gòu)成。 使用者利用應(yīng)用軟件將計算機(jī)資源和儀器硬件結(jié)合起來,通過友好的圖形界面來 操作計算機(jī),完成對測試信號的采集

16、、分析、判斷、顯示和數(shù)據(jù)處理等功能。虛 擬儀器中的硬件主要完成信號的調(diào)理以及數(shù)據(jù)的輸入與輸出的工作,而軟件才是 真正實(shí)現(xiàn)測量功能的,其主要用于實(shí)現(xiàn)對數(shù)據(jù)的讀取、分析處理、顯示以及對硬 件的控制等工作。因此,虛擬儀器與傳統(tǒng)儀器的最大區(qū)別是,它是由用戶定義的, 是靈活多變的,它不僅把傳統(tǒng)儀器的現(xiàn)有功能搬到了計算機(jī)顯示屏上,而且還利 用計算機(jī)的計算技術(shù)和數(shù)字信號處理技術(shù),增加了傳統(tǒng)儀器所沒有的計算功能和 分析等功能。并且虛擬儀器可以節(jié)省用戶的投資。由于虛擬儀器的軟、硬件資源 可以根據(jù)用戶需要組成不同的測試設(shè)備,也就是說,用戶的一次投資的軟硬件可 以重復(fù)使用,因此大大提高了用戶的投資效率。因此,虛擬儀

17、器的出現(xiàn)給儀器技 術(shù)帶來了巨大的活力,是儀器發(fā)展史上的一場革命,代表著儀器發(fā)展的最新方向 和潮流,是信息技術(shù)的一個重要領(lǐng)域,對科學(xué)技術(shù)的發(fā)展和工業(yè)生產(chǎn)將產(chǎn)生巨大 的影響【4-51。在專用測量系統(tǒng)方面,虛擬儀器的發(fā)展空間更為廣闊。環(huán)顧當(dāng)今社會,信息 技術(shù)的迅猛發(fā)展,各行各業(yè)無不轉(zhuǎn)向智能化、自動化、集成化。無所不在的計算 機(jī)應(yīng)用為虛擬儀器的推廣提供了良好的基礎(chǔ)。虛擬儀器的概念就是用專用的軟硬 件配合計算機(jī)實(shí)現(xiàn)專有設(shè)備的功能,并使其自動化、智能化。因此,虛擬儀器適 合于一切需要計算機(jī)輔助進(jìn)行數(shù)據(jù)存儲、數(shù)據(jù)處理、數(shù)據(jù)傳輸?shù)挠嬃繄龊?。測量 與處理、結(jié)果與分析相脫節(jié)的面貌將大為改觀。數(shù)據(jù)的拾取、存儲、處理

18、、分析 一條龍操作,既有條不紊又迅捷快速。推而廣之,一切計量系統(tǒng),只要技術(shù)上可 行,都可用虛擬儀器代替,由此可見虛擬儀器應(yīng)用空間是很寬廣的。虛擬儀器技 術(shù)的優(yōu)勢就在于可由用戶自己定義自己專用的儀器系統(tǒng),且功能靈活,構(gòu)建容易, 所以它的應(yīng)用范圍極為廣泛。構(gòu)建虛擬實(shí)驗系統(tǒng)已經(jīng)十分方便和容易。如果把這 些基于軟件開發(fā)的虛擬實(shí)驗系統(tǒng)和傳統(tǒng)的基于實(shí)驗室的物理環(huán)境結(jié)合起來,就可 以在發(fā)揮各自效益的同時有效地提高教學(xué)效果,培養(yǎng)學(xué)生的工程實(shí)踐能力【6J。本文 正是在這種背景下進(jìn)行的。1.3課題來源背景及意義隨著微電子設(shè)計技術(shù)與工藝的發(fā)展,超大規(guī)模、高速、低功耗的新型FPGA 2第一章引言不斷推陳出新。新一代的

19、FPGA甚至集成了中央處理器或數(shù)字信號處理器內(nèi)核, 已成為當(dāng)代數(shù)字系統(tǒng)設(shè)計的首選方式之一。當(dāng)今的FPGA正朝著高密度,低成本 的方向發(fā)展。隨著FPGA成本的降低,越來越多的電子系統(tǒng)采用基于FPGA的設(shè) 計。當(dāng)廠家要將利用FPGA芯片研制生產(chǎn)出的新產(chǎn)品批量投產(chǎn)時,如何快速準(zhǔn)確 的測試驗證大量同型號的FPGA芯片是否正確執(zhí)行設(shè)計規(guī)范所設(shè)定的邏輯功能, 以判定下載程序后的芯片能否正常工作,就成為廠家需要考慮的一個重要問題。 因為,這是降低產(chǎn)品測試成本和縮短產(chǎn)品上市時間的一個關(guān)鍵因素。目前,雖然Agilent、Tektronix等大公司生產(chǎn)的高端邏輯分析儀能夠?qū)崿F(xiàn)FPGA 電路的測試驗證功能,但此類儀

20、器價格高昂,一般要十萬、數(shù)十萬人民幣。國內(nèi) 在邏輯測試驗證儀方面也做了一些相關(guān)的嘗試,由于功能單一、性能指標(biāo)低、操 作不方便靈活,能投入實(shí)際運(yùn)行的并不多。伴隨著電子技術(shù)和計算機(jī)技術(shù)的發(fā)展, 傳統(tǒng)儀器的缺陷也使得開發(fā)基于虛擬儀器的FPGA邏輯測試驗證儀具有相當(dāng)?shù)默F(xiàn) 實(shí)意義。本論文設(shè)計開發(fā)的虛擬FPGA邏輯測試驗證平臺,是一個完整的測試驗 證系統(tǒng),不但具有FPGA數(shù)字電路的邏輯狀態(tài)與時序的測試功能,還具有邏輯測 試激勵信號的產(chǎn)生功能,即是有邏輯分析儀和向量發(fā)生器的功能。它是微機(jī)系統(tǒng) 及數(shù)字電路設(shè)計、偵錯、軟件開發(fā)和仿真的理想儀器。本文設(shè)計的出發(fā)點(diǎn)是不一味地追求高性能、高指標(biāo),而是在如何實(shí)現(xiàn)儀器的

21、功能全面、資源節(jié)約、成本降低等方面下功夫,即是使用戶一次投資的軟硬件資 源可以根據(jù)用戶需要組成不同的測試設(shè)備,從而使資源得到重復(fù)使用,大大提高 用戶的投資效率。比如,虛擬FPGA邏輯測試驗證平臺中的采集、存儲等部分, 可以作為數(shù)字示波器自A/D后的電路部分,這樣僅僅需要加入模擬通道電路等部 分就能夠擴(kuò)展為一臺數(shù)字示波器。因此,本課題研究的目的是提供一種較為簡易 的虛擬FPGA邏輯測試驗證平臺的設(shè)計思想及實(shí)現(xiàn)方法,其研制的樣品是供教學(xué) 實(shí)驗使用的,同時也為今后深入研究FPGA邏輯測試驗證奠定一定基礎(chǔ)。1.4本論文的主要研究內(nèi)容本課題“虛擬FPGA邏輯測試驗證平臺的設(shè)計"其主要內(nèi)容就是以

22、虛擬儀器 技術(shù)為軟件核心,利用EPP接口技術(shù),針對FPGA邏輯測試驗證的特性,設(shè)計一 個由軟件提供不同的測試向量信號,由數(shù)據(jù)采集與邏輯控制部分和計算機(jī)軟件共 同完成FPGA中所下載數(shù)字電路的邏輯測試驗證的平臺。本設(shè)計沒有追求很高的 指標(biāo),而是立足于資源的可重復(fù)利用性和在盡量降低成本的情況下努力擴(kuò)展儀器3電子科技大學(xué)碩士學(xué)位論文的多功能化,并且從實(shí)驗教學(xué)實(shí)際出發(fā),讓學(xué)生熟練掌握FPGA邏輯測試驗證的 基本原理,了解邏輯測試驗證平臺的基本概念和功能,在此基礎(chǔ)上進(jìn)一步提高動 手能力和實(shí)際開發(fā)的能力。平臺的綜合性、通用性、靈活性、開放性、可擴(kuò)展性, 才是我們研究的重點(diǎn)。本課題的主要工作有以下幾個方面:

23、硬件:(1外置式主板設(shè)計,其包括測試向量下載與存儲電路、響應(yīng)數(shù)據(jù)采 集與存儲電路、邏輯控制電路、緩沖器件和EPP接口等部分。主板具有數(shù)字信號 產(chǎn)生、數(shù)據(jù)采集、緩沖存儲、定時計數(shù)、數(shù)據(jù)通信等多種功能,它通過EPP接口 與計算機(jī)相連;(2插接在主板上的被測FPGA開發(fā)板設(shè)計。軟件:(1虛擬FPGA邏輯測試驗證平臺的應(yīng)用軟件設(shè)計;(2系列化的FPGA 測試驗證的樣例程序軟件包。虛擬FPGA邏輯測試驗證平臺的設(shè)計指標(biāo)如下:輸入/輸出數(shù)據(jù)通道數(shù):各16個最大存儲深度:64剛通道最大采樣速率:40M時鐘類型:外時鐘和內(nèi)時鐘觸發(fā)方式:始端觸發(fā)、終端觸發(fā)、預(yù)置觸發(fā)觸發(fā)源:時鐘觸發(fā)、字觸發(fā)、外部觸發(fā)、手動觸發(fā)接

24、口類型:EPP口(增強(qiáng)型并口向量編輯輸入方式:真值表、總線輸入方式向量顯示方式:A:時序波形顯示,可水平位移和水平伸縮范圍B:數(shù)據(jù)顯示,分為二進(jìn)制、十六進(jìn)制顯示向量操作功能:可新建、打開、編輯、保存和打印向量文件邏輯驗證功能:可對比驗證實(shí)測響應(yīng)數(shù)據(jù)與預(yù)期響應(yīng)數(shù)據(jù)是否一致4第二章虛擬FPGA邏輯測試驗證平臺的總體設(shè)計第二章 虛擬FPGA邏輯測試驗證平臺的總體設(shè)計2.1測試驗證系統(tǒng)概述測試驗證系統(tǒng)【7-9】一般包括輸入測試向量(Input Test Vector、測試平臺 (Testbench、被測試對象(DUT及輸出響應(yīng)等,圖2.1是測試驗證系統(tǒng)的簡單 組成方框圖。圖2-1測試驗證系統(tǒng)基本框圖通

25、常,針對復(fù)雜情況所建立的測試驗證系統(tǒng)平臺如圖2.2所示。它向被測試對 象施加輸入激勵,對其輸出進(jìn)行采樣,并將其輸出與期望結(jié)果(即golden結(jié)果 相比較,這樣的測試驗證系統(tǒng)被稱為自核對式測試驗證系統(tǒng)。如果采樣輸出與 golden結(jié)果不一致,那么自核對式測試驗證系統(tǒng)將生成錯誤報告。一個良好的測 試驗證系統(tǒng)還能標(biāo)明輸入激勵,所得到的輸出、golden等狀態(tài)信息以及錯誤信息, 這將有助于分析被測試對象的功能細(xì)節(jié)并將錯誤的成因隔離出來。圖2-2白核對式測試驗證系統(tǒng)隨著IC設(shè)計規(guī)模的擴(kuò)大,FPGA邏輯測試驗證的復(fù)雜性以指數(shù)級速度提高, 因此建立一個功能完善、性能優(yōu)良的測試驗證環(huán)境,所投入的工作量和資金都

26、是 極其巨大的。2.2虛擬FPGA邏輯測試驗證平臺的設(shè)計原理虛擬FPGA邏輯測試驗證平臺的基本工作原理是:首先由計算機(jī)編輯輸入被 測電路所需要的仿真測試向量,其次是把編輯好的測試向量下載到主板上的測試電子科技大學(xué)碩士學(xué)位論文向量存儲器(R AMl中存儲,而后由邏輯控制電路把測試向量送給被測電路,同 時對被測電路的響應(yīng)數(shù)據(jù)進(jìn)行采集,并保存在響應(yīng)數(shù)據(jù)存儲器(RAM2中,再由 計算機(jī)通過EPP口讀回響應(yīng)數(shù)據(jù),最后由計算機(jī)對數(shù)據(jù)結(jié)果做邏輯功能和時序的 驗證對比、分析處理等工作,從而來實(shí)現(xiàn)FPGA中所設(shè)計電路的邏輯測試驗證功 能。2.3虛擬FPGA邏輯測試驗證平臺的構(gòu)造組成虛擬FPGA邏輯測試驗證平臺由

27、硬件和軟件兩大部分組成,測試平臺通過EPP 并行接口與微型計算機(jī)(PC機(jī)相連,構(gòu)成一個PC機(jī)的測試驗證系統(tǒng)。測試平 臺主要完成測試向量的發(fā)生和響應(yīng)信號的采集兩大功能其作用就像傳統(tǒng)實(shí)驗 室的激勵信號源和邏輯分析儀。硬件部分包括:(1個人計算機(jī)(PC,具有運(yùn)行圖形化編程軟件的能力:(2 外置式主板,包括測試向量下載與存儲電路、響應(yīng)數(shù)據(jù)采集與存儲電路、邏輯控 制電路、緩沖電路和EPP接口電路等部分。主板具有信號產(chǎn)生、數(shù)據(jù)采集、緩沖 存儲、定時計數(shù)、數(shù)據(jù)通信等多種功能,它通過EPP接口與計算機(jī)相連;(3插 接在主板上的被測FPGA開發(fā)板。軟件部分包括:(1基于Window環(huán)境下的虛擬儀器軟件開發(fā)平臺L

28、abVIEW 和LabWindows/CvI;(2虛擬FPGA邏輯測試驗證平臺的應(yīng)用軟件;(3系列化 的測試與驗證的樣例程序軟件包。虛擬FPGA邏輯測試驗證平臺的組成框圖如圖 2.3所示。JTAG被鋇1. FpGA宅 路模板 16通道灝試向.量 緩沖器74241(2片醞 卅;并j茯q1Af口J1里RAMl1S61LV6416-10RAM2IS61LV6416-10主板16通道 響應(yīng)數(shù) 據(jù)圖2.3虛擬FPGA邏輯測試驗證平臺組成框圖2.4虛擬FPGA邏輯測試驗證平臺的工作流程 6計算機(jī) (帶邏 輯測試 驗證功 能軟 件 道向un通試量1,硭鬻黼 印互第二章虛擬FPGA邏輯測試驗證平臺的總體設(shè)計從

29、虛擬FPGA邏輯測試驗證平臺的工作原理和組成框圖可知,本儀器的工作 流程是:(1在計算機(jī)上,按真值表、總線或時鐘方式編輯輸入測試向量和所預(yù) 期的響應(yīng)數(shù)據(jù)結(jié)果;(2將編輯好的測試向量通過EPP接口下載并保存到主板上 的RAMl中;(3當(dāng)計算機(jī)發(fā)出采集測試命令后,在邏輯控制電路的作用下,將 測試向量送到被測FPGA開發(fā)板的激勵端口,同時對其響應(yīng)數(shù)據(jù)進(jìn)行采集,并存 儲至RAM2中;(4當(dāng)采集數(shù)據(jù)結(jié)束后,由計算機(jī)從主板上的RAM2中讀回響應(yīng) 數(shù)據(jù);(5由計算機(jī)完成響應(yīng)數(shù)據(jù)結(jié)果與它所對應(yīng)的預(yù)期響應(yīng)數(shù)據(jù)結(jié)果的邏輯時 序?qū)Ρ闰炞C、分析處理及保存打印等工作。虛擬FPGA邏輯測試驗證平臺的工作 流程如圖2.4所

30、示。編輯測試向IR.及預(yù)期響應(yīng)數(shù)據(jù)之鄉(xiāng)測試向量下載并保存到主板上的RAil中妙測量向量加載糾被測電路板,同時采集和存儲響應(yīng)數(shù)據(jù)至RA82之鄉(xiāng)讀回響應(yīng)數(shù)據(jù)(RAI忱2rtl一17Vf數(shù)據(jù)對比驗證、分析處理及保存打印圖2_4虛擬FPGA邏輯測試驗證平臺的工作流程圖2.5硬件部分的總體設(shè)計虛擬FPGA邏輯測試驗證平臺的硬件部分包括個人計算機(jī)、主板和被測FPGA 開發(fā)板。在本節(jié)中所講述的硬件部分設(shè)計指的是主板設(shè)計,其包括測試向量下載 與存儲電路、響應(yīng)數(shù)據(jù)采集與存儲電路、邏輯控制電路、緩沖電路、晶振40M和 EPP接口電路等部分。主板包括16路高速數(shù)字信號的輸入通道和16路輸出通道。 由于時序邏輯控制信

31、號較為復(fù)雜,本文采用FPGA來完成其主要的設(shè)計工作,包 括時鐘電路、地址電路、觸發(fā)電路、邏輯控制電路及EPP接口控制電路等。主板 的設(shè)計原理框圖如圖2.5所示¨0_191。7電子科技大學(xué)碩士學(xué)位論文圖2.5主板的設(shè)計原理框圖測試向量的編輯輸入部分由應(yīng)用軟件完成,測試向量的下載、緩沖及存儲部 分則由硬件構(gòu)成。測試向量下載與存儲電路的輸出是16路的測試向量信號,而輸出什么樣的測 試向量信號則取決于操作人員在計算機(jī)上所編輯或調(diào)用的向量信號以及硬件參數(shù) 的設(shè)置。其工作過程是:首先,由操作人員編輯輸入被測FPGA開發(fā)板中待測電 路所需的測試信號,當(dāng)應(yīng)用軟件發(fā)出下載的控制命令后,計算機(jī)就把測試向

32、量通 過EPP口傳送給主板上的緩沖器,并且在邏輯控制電路和地址計數(shù)器的作用下, 將測試向量寫入到RAMl中。當(dāng)應(yīng)用軟件發(fā)出采集測試的控制命令后,又在邏輯 控制電路和地址計數(shù)器的作用下,將保存在主板上RAMl中的測試向量,通過緩8第二章虛擬FPGA邏輯測試驗證平臺的總體設(shè)計沖電路和主板與被測板之間的插座加載到被測FPGA開發(fā)板的激勵端口。對于測試向量下載與存儲電路來說,最主要的技術(shù)指標(biāo)是輸出通道數(shù)、通道 存儲深度和最大數(shù)據(jù)輸出速糾16】。輸出通道數(shù)和通道存儲深度主要受限于存儲器 件的空間大小,最大數(shù)據(jù)輸出速率則主要由時鐘觸發(fā)信號的頻率及存儲器件的讀 取速度決定。在考慮上述指標(biāo)要求以后,還應(yīng)該做到

33、選擇測試向量的便捷。存入 存儲器RAMl中的測試向量,既可以是操作人員在測試現(xiàn)場所編輯的向量信號, 也可以是通過讀取保存在計算機(jī)上已經(jīng)編輯好的測試信號文件。采用第一種方式 可以做到現(xiàn)場編寫測試向量,而且修改方便;采用第二種方式是直接調(diào)用已經(jīng)編 輯好的測試向量,這樣當(dāng)然更加快捷,更加方便。在實(shí)際使用當(dāng)中,兩種向量操 作方式都會經(jīng)常用到,因此本文設(shè)計的虛擬FPGA邏輯測試驗證平臺要具備這兩 種向量操作方式。存放于存儲器RAMl中的測試向量,在工作中將按照地址的變 化,依次讀出。從RAMl中讀出的數(shù)據(jù)要送入鎖存器鎖存,同步輸出,這樣可以 提高驅(qū)動能力和對外電路的隔離能力。測試向量信號輸出的速率.,俐

34、取決于時鐘觸 發(fā)信號的頻率JCLK,他們的頻率關(guān)系如下厶=允K (2-1 由式2.1可知,時鐘頻率的穩(wěn)定將直接影響到測試向量下載與存儲電路輸出的 測試向量的質(zhì)量。因此本電路的設(shè)計對于時鐘電路有較高的要求。為了得到較高 精度和穩(wěn)定度的時鐘頻率,可以采用頻率合成和直接分頻兩種方法。當(dāng)然使用數(shù) 字鎖相環(huán)的頻率合成器能得到高質(zhì)量的時鐘信號,但是其相對于直接分頻來說成 本較高,并且對于實(shí)驗教學(xué)中同學(xué)動手做二次開發(fā)來說有相對的難度,所以本文 在設(shè)計時選擇了直接分頻的方式來產(chǎn)生時鐘。9電子科技大學(xué)碩士學(xué)位論文圖2-6IS61LV6416原理框圖表2-1IS61LV6416控制信號真值表腳UTH 7ZBLEI

35、/OPINMode 程 琵 醒 西 砸 I/00-I/07I/08-110t5VDDCurrentWL L X L H 瞻I HIg憶 虹L L X H L l-li舟Z D¨緩沖器件采用SN74LS245芯片,它是8八位的三態(tài)總線收發(fā)器。它的控制信 號真值表如表2.2所示。表2-2SN74LS245控制信號真值表使能端萬 方向控制端D限 操作L L右一左L H 左一右H X 隔離本測試向量下載與存儲電路在應(yīng)用軟件的配合作用下,其設(shè)計指標(biāo)如下:輸出測試向量通道數(shù):16個最大存儲深度:64列通道最大輸出速率:40M向量編輯輸入方式:真值表、總線輸入方式10=茹粼第二章虛擬FPGA邏輯測

36、試驗證平臺的總體設(shè)計向量顯示方式:A:時序波形顯示,可水平位移和水平伸縮范圍B:數(shù)據(jù)顯示,分為二進(jìn)制、十六進(jìn)制顯示向量操作功能:可編輯、保存和打印向量文件響應(yīng)數(shù)據(jù)采集與存儲電路21-221中的采集控制和緩沖存儲部分由硬件構(gòu)成,響 應(yīng)數(shù)據(jù)的驗證處理則由應(yīng)用軟件完成。響應(yīng)數(shù)據(jù)采集與存儲電路的任務(wù)就是,當(dāng)應(yīng)用軟件發(fā)出采集測試的控制命令 后,在邏輯控制電路、時鐘電路和地址計數(shù)器的作用下,將保存在主板上RAMl 中的測試向量,通過緩沖器和主板與被測板之間的插座加載到被測FPGA開發(fā)板 的激勵端口,同時采集和存儲被測FPGA開發(fā)板的輸出響應(yīng)數(shù)據(jù),最后由計算機(jī) 從主板上的RAM2中讀回響應(yīng)數(shù)據(jù),并完成數(shù)據(jù)的

37、對比驗證、分析處理及保存打 印等工作。下面以字觸發(fā)為例,說明其工作原理:在設(shè)置好觸發(fā)源、觸發(fā)方式、采集頻 率、采樣點(diǎn)數(shù)及時鐘類型等參數(shù)后,在邏輯控制電路的作用下,發(fā)出指令使輸入 緩沖器74245打開,通道數(shù)據(jù)進(jìn)入字觸發(fā)識別電路。通道數(shù)據(jù)與事先由應(yīng)用軟件 設(shè)置的觸發(fā)字進(jìn)行比較,若符合,則產(chǎn)生觸發(fā)標(biāo)志脈沖來啟動地址計數(shù)器工作, 為響應(yīng)數(shù)據(jù)存儲器RAM2提供地址碼,進(jìn)而采集開始。當(dāng)采集結(jié)束后,在邏輯控 制電路的作用下把響應(yīng)數(shù)據(jù)讀回計算機(jī)進(jìn)行對比驗證、分析處理和保存打印等工 作。保存響應(yīng)數(shù)據(jù)所選用的芯片與存儲測試向量的芯片一樣,都是 IS61LV6416.10。本響應(yīng)數(shù)據(jù)采集與存儲電路在應(yīng)用軟件的配合

38、作用下,其設(shè)計指 標(biāo)如下:最大采樣速率:40M通道數(shù):16個最大存儲深度:64K/通道時鐘類型:外時鐘和內(nèi)時鐘觸發(fā)方式:始端觸發(fā)、終端觸發(fā)、預(yù)置觸發(fā)電子科技大學(xué)碩士學(xué)位論文觸發(fā)源:時鐘觸發(fā)、字觸發(fā)、外部觸發(fā)、手動觸發(fā)2.6軟件部分的總體設(shè)計目前,較流行的虛擬儀器軟件開發(fā)環(huán)境可分為兩類【25】:一類是文本式的編程 語言,如C、Visual C+、Visual Basic、Labwindows/CVI等;另一類是圖形化的 編程語,代表性的是NI公司的LabVIEW和HP公司的HPVEE。NI公司的軟件開 發(fā)環(huán)境LabVIEW、LabWilldows/C主要適用于測試技術(shù)、控制技術(shù)、虛擬儀器 技術(shù)以

39、及信號分析處理和故障診斷技術(shù)等,是相關(guān)領(lǐng)域的技術(shù)人員首選的軟件開 發(fā)工具。其中LabVlEW是完全圖形化的開發(fā)工具,具有使用方便、易于學(xué)習(xí)的特 點(diǎn),但是缺乏開發(fā)靈活性;LabWindows/CVI則是可視化的開發(fā)工具,它以標(biāo)準(zhǔn)C 語言為基礎(chǔ),提供了靈活的開發(fā)手段和強(qiáng)大的開發(fā)功能。因此本文在虛擬FPGA 邏輯測試驗證平臺的軟件開發(fā)中,選擇了把NI公司的LabWindows/CVI和 LabVIEW結(jié)合使用的開發(fā)平臺。為了保證虛擬儀器軟件具有較高的可靠性和可用性及良好的可移植性和兼容 性,在進(jìn)行軟件設(shè)計時,應(yīng)按照軟件工程學(xué)提出的軟件設(shè)計過程和方法進(jìn)行127|, 具體地應(yīng)注意以下幾點(diǎn)。(1采用自頂而

40、下的軟件設(shè)計方法,即從整體到局部,最后到細(xì)節(jié)。首先完 成軟件的需求分析、系統(tǒng)功能分析和結(jié)構(gòu)分析,通過逐層分解和逐級抽象,建立 軟件的層次化結(jié)構(gòu)框圖,確定各部分的功能及相互關(guān)系,然后根據(jù)軟件的結(jié)構(gòu)框 圖,劃分程序模塊,最后再開始具體的編程工作。(2在軟件系統(tǒng)分析和具體編程過程中,應(yīng)注意采用模塊化和面向?qū)ο蟮能浖?設(shè)計方法,特別要重視一些可重用的基本軟件模塊,以提高系統(tǒng)軟件的靈活性、 移植性和可維護(hù)性,降低系統(tǒng)的復(fù)雜程度。(3虛擬儀器軟件應(yīng)具有較高的可靠性。系統(tǒng)不能因測試人員的操作失誤而導(dǎo) 致崩潰,也不能因環(huán)境干擾或其他問題導(dǎo)致故障蔓延和丟失信息。在系統(tǒng)軟件設(shè) 計與實(shí)現(xiàn)過程中,應(yīng)對此給予充分的重視

41、。(4虛擬儀器軟件設(shè)計要符合一些相關(guān)規(guī)范的要求,如VPP規(guī)范或I規(guī)范等, 12第二章虛擬FPGA邏輯測試驗證平臺的總體設(shè)計選擇符合規(guī)范的軟件開發(fā)環(huán)境和儀器驅(qū)動程序,保證應(yīng)用軟件的可移植性和兼容 性。(5采用圖形化用戶界面設(shè)計技術(shù)和可視化編程技術(shù),提供切合實(shí)際需要和友 好的人機(jī)交互界面,提供完善的幫助信息和快捷簡便的幫助信息訪問手段,提高 軟件的可用性。(6采用自頂而下和自底而上相結(jié)合的方法進(jìn)行軟件調(diào)試。將整個軟件調(diào)試過 程分為模塊調(diào)試、子系統(tǒng)調(diào)試、系統(tǒng)聯(lián)調(diào)、試運(yùn)行四個步驟,對所設(shè)計的軟件進(jìn) 行完全的測試和診斷,發(fā)現(xiàn)和糾正編程和設(shè)計錯誤,生產(chǎn)出合格的軟件產(chǎn)品。本文所設(shè)計的虛擬FPGA邏輯測試驗證

42、平臺的應(yīng)用軟件采用LabVIEW和 LabWindows/CVI編寫,它是一款包含數(shù)字波形新建、打開、編輯、保存、瀏覽的 高性能軟件,在硬件的配合下,可以完成數(shù)字波形的下載,即將編輯生成波形以 數(shù)據(jù)形式加載到邏輯被測卡上FPGA的激勵端口,并從輸出端口取回響應(yīng)數(shù)據(jù), 再與對應(yīng)測試向量的預(yù)期響應(yīng)數(shù)據(jù)做對比驗證顯示,以驗證用戶下載到FPGA的 可編程邏輯設(shè)計是否正確,并生成報告文件存檔。該軟件實(shí)現(xiàn)的功能如圖2.7所示。 主窗口(面板圉園囡圈困圍困圉 圖2.7虛擬FPGA邏輯測試驗證平臺軟件主窗口在主窗口界面中包含8個子窗口:1淑0試向量波形顯示:該窗口中顯示用戶編輯或打開的測試向量波形;2.響應(yīng)數(shù)

43、據(jù)波形顯示:該窗口中顯示從被測板的FPGA輸出端口取回的響應(yīng)數(shù) 據(jù)的數(shù)字波形;3.預(yù)期響應(yīng)數(shù)據(jù)波形顯示:該窗口中顯示與加載測試向量所對應(yīng)的預(yù)期響應(yīng)數(shù) 據(jù)的數(shù)字波形;4.波形編輯表:在該窗口中可以直接輸入編輯向量數(shù)據(jù):5湖0試向量編輯下載:在該窗口中可選擇以真值表方式(按位方式或編碼表 方式(按總線方式新建、打開、編輯、下載(到平臺中主板上的RAMl或保 存數(shù)字波形,并可選擇起始電平、周期倍增;電子科技大學(xué)碩士學(xué)位論文6.波形顯示控制:該窗口用于調(diào)整測試向量波形和輸出響應(yīng)波形這兩個窗口中 的波形顯示,可連續(xù)調(diào)整顯示波形的起點(diǎn)和長度;7.參數(shù)設(shè)置與啟動:設(shè)置平臺中下載、采集及邏輯控制電路的一些相關(guān)

44、硬件參 數(shù),包括時鐘選擇、采集頻率、采集點(diǎn)數(shù)、觸發(fā)源、觸發(fā)方式等;啟動測試向量 加載和響應(yīng)數(shù)據(jù)的采集;8.響應(yīng)數(shù)據(jù)驗證及處理:該窗口包含響應(yīng)數(shù)據(jù)和預(yù)期響應(yīng)數(shù)據(jù)的對比驗證、保 存響應(yīng)數(shù)據(jù)及生成測試報告等功能。虛擬FPGA邏輯測試驗證平臺的測試驗證軟件的基本流程圖如圖2.8所示:圖2.8測試驗證軟件的基本流程圖2.7EPP通信接口的使用虛擬FPGA邏輯測試驗證平臺通過一個25芯的EPP并行接口與PC機(jī)相連。 這種通信方式采用單獨(dú)的擴(kuò)展箱來單獨(dú)供電,它和計算機(jī)系統(tǒng)的結(jié)合也更為靈活。 它比較適合普及型低端產(chǎn)品的研制開發(fā)使用,特使是用在為學(xué)生實(shí)驗教學(xué)研制的 儀器上,更能展現(xiàn)出虛擬儀器技術(shù)的優(yōu)越性【161

45、。14第二章虛擬FPGA邏輯測試驗證平臺的總體設(shè)計當(dāng)計算機(jī)工作于EPP并口模式時,實(shí)際上只用了5條信號線nWrite、nWait、 nDataSTB、nAddrSTB、nReset(一n表示低電平有效和8條數(shù)據(jù)線Data0-7。EPP 信號引腳的定義見表2.3所示【29。30】。表23EPP信號引腳定義引腳 EPP信號 EPP輸入/輸出 EPP功能描述1nWritc 輸出 讀/寫信號,高讀低寫29Data07雙向 雙向地址/數(shù)據(jù)線10Interrupt 輸入 中斷請求信號,上升沿觸發(fā)ll nW撕t 輸入 握手信號,低表示一個周期開始,高表示一個周期結(jié)束12用戶自定義 輸入 根據(jù)不同外設(shè)自定義1

46、3用戶自定義 輸入 根據(jù)不同外設(shè)自定義14nDataSTB 輸出 數(shù)據(jù)選通信號,低表示正在進(jìn)行數(shù)據(jù)讀/寫操作15用戶自定義 輸入 根據(jù)不同外設(shè)自定義16nReset 輸出 外設(shè)復(fù)位信號,低有效17nAddrSTB 輸出 地址選通信號,低表示正在進(jìn)行地址讀/寫操作1825GND GND 信號地EPP協(xié)議規(guī)定:nAddrSTB(nDataSTB信號要在PC機(jī)檢測到nWait有效后 才能置低;當(dāng)nAddrSTB(I山ataSTB有效時,外設(shè)完成相應(yīng)的讀寫操作,而后使 nWait信號變高,即通知PC機(jī)結(jié)束該讀寫周期,隨后nAddrSTB(nDataSTB恢 復(fù)到空閑時的高電平狀態(tài)。上述信號之間的互鎖關(guān)

47、系,在設(shè)計外設(shè)的EPP接口時 可通過圖2-9實(shí)現(xiàn)其邏輯時序關(guān)系。圖中的R、C用于產(chǎn)生外設(shè)讀/寫操作所需的 延時。j享圖2-9產(chǎn)生nWait信號的原理圖在使用EPP接口時,有以下幾點(diǎn)需要注意:(1EPP初始化:當(dāng)EPP處于空閑狀態(tài)時,n_Reset、nWrite、nDataSTB和 nAddrSTB信號必須處于高電平,即無效狀態(tài)。有的PC機(jī)需要程序在讀寫EPP之 前,初始化并口控制寄存器(BASE+2的相應(yīng)位(Bit0、Bitl、Bit3。而有的PC電子科技大學(xué)碩士學(xué)位論文機(jī)并口被置于反向傳輸模式時,則無法正常實(shí)現(xiàn)EPP寫周期,所以需要在使用EPP 之前將并口置于正向傳輸模式,即清除控制寄存器的

48、第5位Bit5。因此,在訪問 EPP地址、數(shù)據(jù)寄存器之前,程序需要先向控制寄存器寫入××0×0100的控制字。(2EPP時序復(fù)位:在程序中有時需要PC對EPP外設(shè)復(fù)位?？墒笶PP控制 寄存器相應(yīng)位(Bit2先清零,使nReset信號保持有效一段時間(如50ms后, 再將B砣置位使nReset恢復(fù)到高電平。(3EPP超時狀態(tài)位的檢測與清除:當(dāng)EPP等待超時(比如EPP外設(shè)沒有連 接或連接不可靠或EPP外設(shè)有故障不能給出nWait為高的信號,當(dāng)超過lOps,則 被認(rèn)為超時,狀態(tài)寄存器BASE+I中的超時狀態(tài)位將被置1,從而EPP周期不能 正常結(jié)束。因此在每次EPP讀寫

49、操作以后都應(yīng)檢查狀態(tài)寄存器。通常清除超時狀 態(tài)位不是往相應(yīng)位寫0,而是寫1。虛擬FPGA邏輯測試驗證平臺通過EPP接口控制電路,產(chǎn)生平臺內(nèi)總線,包 括數(shù)據(jù)線、地址線、讀/寫控制RD、WR等信號,并通過地址譯碼產(chǎn)生平臺I/O端 口地址。圖2一lO所示為平臺的地址分配電路的設(shè)計。由于EPP只有8條數(shù)據(jù)線, 因此采用分時復(fù)用的方法為平臺提供所需要的數(shù)據(jù)和地址總線。一次讀寫操作包 括一次地址寫周期(無需進(jìn)行地址讀操作和一次數(shù)據(jù)讀/寫周期,即PC機(jī)先通 過EPP輸出8位地址并鎖存,再進(jìn)行相應(yīng)的數(shù)據(jù)讀/寫。將EPP的8條數(shù)據(jù)/地址 線分別通過雙向總線收發(fā)器和地址鎖存器,從而分別得到了平臺所需的數(shù)據(jù)線和 地

50、址線。而各個電路所需的片選控制信號線則由地址線通過譯碼器得到。EPP接 口控制電路的具體設(shè)計將在下一章作出說明。eppLcontr。f70】髀DATArnAdOstbd7一o】日tDATAnRead nDatasIbnAddstb nRBadRE:l741380XH、nV_raenDatastb RDVVR a4YONV1XHAY1N D-'礦 nWaitR2nVVait 一a61B Y2N 一 ;又玎寸nV訂ReWRnWait陀nWait nVVaRR1一nWait R1a0一 C Y3N D-1礦aO a1一5dG1Y4N D-=?÷a1a27、K巢趣G2AN Y5N3髝

51、型:N-I3DEODBtll10平臺的地址分配控制電路 1第三章虛擬FPGA邏輯測試驗證平臺的硬件設(shè)計第三章虛擬FPGA邏輯測試驗證平臺的硬件設(shè)計在本章中論述的虛擬FPGA邏輯測試驗證平臺的硬件設(shè)計,指的是平臺主板 上的時序邏輯電路設(shè)計。因為時序邏輯電路的設(shè)計即是整個主板設(shè)計的重點(diǎn),也 是整個平臺工作的中心,它對測試向量的下載、保存與加載、響應(yīng)數(shù)據(jù)的采集起 始與停止、響應(yīng)數(shù)據(jù)的寫入與讀出等全過程進(jìn)行管理,決定了整個過程的定時、 觸發(fā)和讀寫的時序關(guān)系及邏輯關(guān)系。由于時序邏輯電路各信號間的關(guān)系較為復(fù)雜,本文采用FPGA來完成其設(shè)計 工作,包括時鐘電路、觸發(fā)電路、地址電路、邏輯控制電路及EPP接口控

52、制電路 等。3.1FPGA的概述FPGAt26】是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 它是作為專用集成電路(ASIC領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定 制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。FPGA一般由三種可編程電路和一個用于存放編程數(shù)據(jù)的SRAM組成,這三 種可編程電路是:可編程邏輯塊CLB(Configurable Logic Block、輸入輸出模塊 IOB(VO Block和互連資源IR(Interconnect Resource。可編程邏輯塊是實(shí)現(xiàn)邏輯功 能的基本單元,它們通常規(guī)則地排列成一個陣列,散布于整個芯片;可編程輸入/

53、輸 出模塊主要完成芯片上的邏輯與外部封裝腳的接口,它通常排列在芯片的四周;可 編程互連資源包括各種長度的連線線段和一些可編程連接開關(guān),它們將各個CLB 之間或CLB、IOB之間以及IOB之間連接起來,構(gòu)成特定功能的電路。FPGA的功能由邏輯結(jié)構(gòu)的配置數(shù)據(jù)決定。工作時,這些配置數(shù)據(jù)存放在片內(nèi) 的SRAM或熔絲圖上。基于SRAM的FPGA器件,在工作前需要從芯片外部加載 配置數(shù)據(jù),配置數(shù)據(jù)可以存儲在片外的EPROM或其它存儲體上。用戶可以控制 加載過程,在現(xiàn)場修改器件的邏輯功能,即所謂現(xiàn)場編程。用戶可以根據(jù)不同的 配置模式,采用不同的編程方式。加電時,FPGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi) 編程R

54、AM中,配置完成后,FPGA進(jìn)入工作狀態(tài)。掉電后,FPGA恢復(fù)成白片, 內(nèi)部邏輯關(guān)系消失,因此,FPGA能夠反復(fù)使用。FPGA的編程無須專用的FPGA17電子科技大學(xué)碩士學(xué)位論文編程器,只須用通用的EPROM、PROM編程器即可。當(dāng)需要修改FPGA功能時, 只需換一片EPROM即可。這樣,同一片F(xiàn)PGA,不同的編程數(shù)據(jù),可以產(chǎn)生不同 的電路功能。因此,FPGA的使用非常靈活。FPGA有多種配置模式:并行主模式 為一片F(xiàn)PGA加一片EPROM的方式;主從模式可以支持一片PROM編程多片 FPGA;串行模式可以采用串行PROM編程FPGA;外設(shè)模式可以將FPGA作為微 處理器的外設(shè),由微處理器對其

55、編程。3.2FPGA芯片選擇及使用隨著可編程邏輯器件應(yīng)用的日益廣泛,許多IC制造廠家涉足CPLD/FPGA領(lǐng) 域。目前世界上有幾十家生產(chǎn)CPLD/FPGA的公司,最大的三家是Altera、Xilinx 和LatticeVantis。針對市場對低成本FPGA的需求,Altera先后推出了多款低成本的FPGA,其 中Cyclone系列FPGAl26】是Altera最新一代SRAM工藝中等規(guī)模的FPGA,配置 芯片采用新的配置產(chǎn)品EPCSl或EPCS4,其非常適合中小型數(shù)字系統(tǒng)設(shè)計,有 較高的性價比。在本設(shè)計中選擇了Cyclone系列的EPlC6Q240芯片。這是因為 Cyclone芯片是目前市場上

56、性價比最優(yōu)且價格最低的FPGA,僅為Altera現(xiàn)有主流 器件價格的30%.50%。3.2。1Cyc I one系列EPl 060240簡介Cyclone系列器件是Altera繼ACEX后推出的又一款低成本FPGA。Cyclone FPGA是基于Stratix的工藝構(gòu)架,其設(shè)計初期就定位為一款低成本的FPGA,主要 用于終端市場,如消費(fèi)電子、計算機(jī)、工業(yè)和汽車領(lǐng)域。Cyclone器件采用全銅O.13la m的工藝制造,其內(nèi)部有鎖相環(huán)、RAM塊,邏 輯容量從2910"-20060個LE,其不同型號器件的資源如表3.1所示。型號(1.5V 邏輯單元 鎖相環(huán) M4K RAM塊 備注EPlC

57、32.910l 13每塊RAM為4Kbit,可以另加l位奇偶校驗位 EPlC44,000217EPlC65.980220EPlCl212.06025218第三章虛擬FPGA邏輯測試驗證平臺的硬件設(shè)計I 蘭!蘭Q I蘭Q:Q鯉I 三 l 絲 I I Cyclone系列EPlC6Q240具有以下特點(diǎn):1采用240引腳的TQFP封裝形式,能提供185個用戶IO引腳和5980個邏輯 單元。2具有20個4608位的RAM存儲區(qū),最高可支持200MHz的數(shù)據(jù)傳輸。它可 以實(shí)現(xiàn)真正的雙端口、簡單雙端口和單端口的RAM,可以支持移位寄存器和ROM 方式,并支持8位、16位、32位、36位等數(shù)據(jù)存儲類型。3片上的鎖相環(huán)電路可以提供輸入時鐘的1.32分頻或倍頻、156.417ps移相或 可變占空比的時鐘輸出,輸出時鐘信號的特性可直接在開發(fā)軟件QUARTUS II里 設(shè)定。經(jīng)過鎖相環(huán)輸出的時鐘信號既可以作為內(nèi)部的全局時鐘,也可以輸出到片 外供其它電路使用。4多功能10結(jié)構(gòu)支持差分和單端輸入,與3.3V、32位、66MHz的PCI局部 總線兼容;IO輸出可以根據(jù)需要調(diào)整驅(qū)動能力,并具有壓擺率控制、三態(tài)緩沖、 總線狀態(tài)保持等功能;整個器件的IO引腳分為四個區(qū),每一個區(qū)可以獨(dú)立采用不 同的輸入電壓,并可提供不同電壓等級的Io輸出。5Cycl