IC工藝及版圖設計LIB5

1、華僑大學電子工程系 IC 工藝及版圖設計 課程實驗（五） 數(shù)字功能模塊版圖布局設計 華僑大學廈門專用集成電路系統(tǒng)重點實驗室 -2010- IC 工藝及版圖設計課程實驗五 數(shù)字功能模塊版圖布局設計 一、實驗目的 1.掌握使用 Cadence Virtuoso XL 版圖編輯軟件進行數(shù)字功能模塊版圖布局設計 2.掌握使用分層次版圖設計方法提高設計效率 3.掌握數(shù)字邏輯單元版圖布局 4.掌握 DiVA 進行 LVS 版圖驗證方法 二、實驗軟件： Cadence IC 5141 Virtuoso XL 三、實驗要求： 實驗前請做好預習工作，實驗后請做好練習，較熟練地使用 PDK 進行版圖編輯，并掌握

2、DiVA 進行 LVS 驗證的方法，驗證版圖設計的正確性。 IC 工藝及版圖設計課程實驗四 教學任務 數(shù)字功能模塊電路版圖布局設計 專業(yè)能力： 教學目標 1. 掌握使用分層次設計方法提高版圖布局設計效率 2. 掌握數(shù)字邏輯電路版圖布局 3. 掌握 DiVA 進行 LVS 驗證 教學內(nèi)容 重點 難點 1. Cadence Virtuoso 進行數(shù)字邏輯單元版圖設計 2. DiVA 進行 LVS 驗證及 Debug 數(shù)字功能模塊電路版圖布局設計及 DiVA LVS 驗證 數(shù)字功能模塊電路版圖布局設計及 DiVA LVS 驗證 學時 2 華僑大學電子工程系（The Department of Ele

3、ctronic Engineering Huaqiao University）1 華僑大學廈門專用集成電路系統(tǒng)重點實驗室 第一部分 實驗演示部分 在上一次實驗中我們已經(jīng)掌握了數(shù)字單元模塊電路的布局方法，在本次課程實驗中我們 將依靠上次課程設計完成的單元模塊電路來構成比較復雜的電路：64 分頻電路。通過完成這 個分頻電路的布局，掌握分層次版圖布局設計的方法。并且在該實驗中通過 DiVA 的 LVS 驗 證工具來驗證版圖和原理圖的一致性。 在進行本次實驗前請確認已經(jīng)掌握 DiVA DRC 和 DiVA Extract 的使用方法。 為了試驗順利進行請先在 Layout Editing 視窗中選擇

4、Options-Display查看顯示分辨 率是否是 0.1（或 0.05） 。 在本次實驗中將通過上次實驗的單元電路進行帶置位功能的 D 觸發(fā)器的版圖布局，并通 過該 D 觸發(fā)器來構成 64 分頻電路。 在本次實驗中將進行反相器、兩輸入與非門、兩輸入或非門的版圖設計。設計的單元版 圖將下次實驗中作為構成較復雜數(shù)字功能電路的組成單元。 1.1 64 位分頻電路構成原理 分頻器在數(shù)字 IC 電路中比較常用的重復性較高的單元電路，在電路設計中我們可能將它用作計時電 路。比如在 2us 的時鐘信號中用 34 個 DFF 來構成 4.7 小時的計時器。 在我們的實驗中我們將使用 6 個 D 觸發(fā)器來構

5、成 64 位分頻器。從 64 分頻器的原理圖我們可以看出電路結構非常簡單，布線也比較簡潔。 整個電路的核心就是 D 觸發(fā)器的版圖設計，只要完成了 D 觸發(fā)器的版圖我們就可以輕松完成分頻器 的設計任務。D 觸發(fā)器的原理圖如下圖所示： 華僑大學電子工程系（The Department of Electronic Engineering Huaqiao University）2 華僑大學廈門專用集成電路系統(tǒng)重點實驗室 如上圖所示，D 觸發(fā)器的電路結構主要由三個標準單元構成：傳輸門 TG、與非門 NAND2 和反相器 INV。 我們可以先通過完成 D 觸發(fā)器版圖的方法，逐層構成 64 分頻電路的版圖。

6、 1.2 DFF 電路版圖布局 先打開 DFF 的原理圖，使用 Virtuoso XL 輔助完成版圖布局。 上節(jié)課已經(jīng)完成單元電路布局的同學打開 LAB5X 中的 DFF 的 Schematic 進行布局，未完 成的同學請打開 LAB5X 中的 DFF1 的 Schematic 進行版圖布局。 使用自己畫的單元進行版圖布 局的同學，為了后續(xù)布局方便，請將單元版圖中的阱接觸和襯底接觸刪除。 第一步，復習上次課程中從原理圖導出版圖的方法，先從原理圖中導出基本版圖的單 元， 點擊 Virtuoso Schmatic 中的 Tools-Design Synthesis-Layout XL， 選擇生成新

7、的 Layout。 習慣：查看 Options 中的 Display 顯示分辨率是不是 0.05. 然后點擊 Design Gen From Source進行版圖生成設置。設置窗口大體設置如下， 有不熟悉的同學請參照上次實驗內(nèi)容。 華僑大學電子工程系（The Department of Electronic Engineering Huaqiao University）3 華僑大學廈門專用集成電路系統(tǒng)重點實驗室 點擊 OK 就可以生成版圖。 華僑大學電子工程系（The Department of Electronic Engineering Huaqiao University）4 華僑大學廈

8、門專用集成電路系統(tǒng)重點實驗室 實驗會將上次完成的版圖調用進來，布局完成版圖設計。 參考原理圖將版圖單元進行整理， 大體按照線路流程完成大致排列， 排列時請注意將 PMOS 管放置在一側，NMOS 在一側。 對照原理圖完成連線，連線主要通過金屬 2 完成（A2） 。為了保證布通率，可以將 A2 只用于橫向布線，A1 進行縱向布線，A1 和 A2 的連接通過 M1-M2 的通孔來實現(xiàn)。 布局完成后： 電源線和地線，請用 3um 的 A1 連接在一起，用 TB 層將所有 PMOS 的阱框在一起，所有 PMOS 共用一個阱。使用 NDIFF-M1 完成阱接觸，使用 PDIFF-M1 完成襯底接觸。 華

9、僑大學電子工程系（The Department of Electronic Engineering Huaqiao University）5 華僑大學廈門專用集成電路系統(tǒng)重點實驗室 PIN 腳及標注： 找到生成版圖時生成的 PIN，并把它們放置在相應的 A1 金屬上。 為了方便后面版圖布局識別，最好把 PIN 的 Lab 打上，方便后續(xù)布局。 使用“l(fā)”快捷鍵，添加 Lab 的名稱，并且放在相應的層上。 華僑大學電子工程系（The Department of Electronic Engineering Huaqiao University）6 華僑大學廈門專用集成電路系統(tǒng)重點實驗室 選擇剛打

10、的 Lab 后，按 q 進行屬性編輯，在 Layer 中選用對應的層，A1 就使用 A1 的 nt, A2 就使用 A2 的 nt 層。 完成后使用 DiVA 進行 DRC 驗證，驗證通過后使用 DiVA Extract 進行參數(shù)提取，為 LVS 做準備。 華僑大學電子工程系（The Department of Electronic Engineering Huaqiao University）7 華僑大學廈門專用集成電路系統(tǒng)重點實驗室 1.3 DiVA LVS 驗證 請將 divaLVS.rul 文件拷到 st02 文件夾下（divaLVS.rul 可以在 diva 文件夾下找到） LVS

11、準備：請將用戶下面的隱藏文件.simrc 文件進行覆蓋，不能拷貝者請將該文件打開， 找到以下項，并將文件修改成以下樣子。 華僑大學電子工程系（The Department of Electronic Engineering Huaqiao University）8 華僑大學廈門專用集成電路系統(tǒng)重點實驗室 打開剛才從版圖提取的文件 extracted，點擊 Verify-LVS 華僑大學電子工程系（The Department of Electronic Engineering Huaqiao University）9 華僑大學廈門專用集成電路系統(tǒng)重點實驗室 DiVA LVS 設置 點擊 Bro

12、wse 選擇進行 LVS 的原理圖 Schematic 和版圖 extracted 點擊 run 進行驗證 華僑大學電子工程系（The Department of Electronic Engineering Huaqiao University）10 華僑大學廈門專用集成電路系統(tǒng)重點實驗室 完成后會彈出對話框（內(nèi)容可能不一樣） 查錯： 點擊 output,如果有錯誤的話會出現(xiàn)錯誤信息 華僑大學電子工程系（The Department of Electronic Engineering Huaqiao University）11 華僑大學廈門專用集成電路系統(tǒng)重點實驗室 點擊 Error Dis

13、play，顯示錯誤信息，如果選擇 Auto-Zoom 會自動放大到錯誤的位置。 在 Layout 中修改，重新提取、重新 LVS 直至沒有錯誤。 1.4 64 分頻電路 先打開 FD64 的原理圖，使用 Virtuoso XL 輔助完成版圖布局。 上節(jié)課已經(jīng)完成單元電路布局的同學打開 LAB5X 中的 FD64 的 Schematic 進行布局， 未完 成的同學請打開 LAB5X 中的 FD641 的 Schematic 進行版圖布局。 使用已經(jīng)完成的 DFF 完成 FD64 的版圖設計。 華僑大學電子工程系（The Department of Electronic Engineering Huaqiao University）12 華僑大學廈門專用集成電路系統(tǒng)重點實驗室 第二部分 實驗操作部分 請使用 Virtuoso XL 完成 LAB5X 庫完成下面版圖布局設計： 已經(jīng)完成上節(jié)課標準單元電路設計的同學 完成 LAB5X 中 DFF 電路圖的版圖布局設計（下課前必須完成） 完成 LAB5X 中 FD64 電路版圖的布局設計（可以課后完成） 未完