FPGA方面DDS信號源設計付程序電路圖

1、四川理工學院本科畢業(yè)設計（論文） I摘 要要本設計結合了EDA技術和直接數(shù)字頻率合成（DDS）技術。DDS技術則是最為先進的頻率合成技術，文中介紹EDA技術相關知識，同時闡述了DDS技術的工作原理、電路結構，及設計的思路和實現(xiàn)方法。關鍵詞：現(xiàn)場可編程門陣列； 直接數(shù)字頻率合成； 正弦信號發(fā)生器彭巨龍：基于 DDS 技術信號源的設計IIABSTRACTThe design that combines EDA technology and Direct Digital Synthesis (DDS) technology. EDA technology is the design of moder

2、n electronic technology at the core, DDS technology is the most advanced frequency synthesizer technology ,The paper introduced the EDA technology-related knowledge, and elaborated on the DDS technology principle, circuit structure, and design ideas and methods.Keywords：FPGA；Direct Digital Synthesis

3、；EDA四川理工學院本科畢業(yè)設計（論文）四川理工學院本科畢業(yè)設計（論文）目錄摘 要.IABSTRACT .II第 1 章 引 言.1第 2 章 設計要求和方案論證.22.1 設計要求.22.2 方案確定.2第 3 章 DDS 基本原理.33.1 頻率合成技術概述.33.2 直接數(shù)字頻率合成技術（DDS）基本原理.43.2.1 直接數(shù)字頻率合成的基本結構 .43.3 DDS 的技術特點.63.3.1 DDS 的優(yōu)點 .63.3.2 DDS 的缺點 .63.3.3 DDS 性能分析 .7第 4 章 EDA 技術.94.1 EDA 技術及其發(fā)展.94.2 硬件描述語言 VHDL.104.2.1 VH

4、DL 簡介.104.2.2 VHDL 的主要優(yōu)點.114.3 現(xiàn)場可編程邏輯（FPGA）器件.114.3.1 引言 .114.3.2 FPGA 的組成及其應用特點.124.3.3 Altera 的 FLEX10 K 器件.124.4 EDA 工具 MAXPLUS.14第 5 章 基于 FPGA 的 DDS 信號源設計.165.1 總體設計框圖.165.2 主模塊軟件設計.165.2.1 相位累加器的設計 .165.2.2 波形 ROM 的設計.185.2.3 頻率控制模塊的設計 .195.3 外圍硬件設計.225.3.1 顯示模塊 .225.3.2 D/A 轉換器 .245.3.3 濾波及放大

5、電路 .27第 6 章 結束語.29致 謝.30參考文獻.31彭巨龍：基于 DDS 技術信號源的設計附錄 A 信號發(fā)生器頂層電路圖.32附錄 B 源程序清單 .33附錄 C 總體電路圖 .50四川理工學院本科畢業(yè)設計（論文）1第 1 章 引 言直接數(shù)字頻率合成(Digital Direct Frequency Synthesis)是一種比較新穎的頻率合成方法。這個理論早在 20 世紀 70 年代就被提出，它的基本原理就是利用采樣定理，通過查表法產生波形。由于硬件技術的限制，DDS 技術當時沒能得到廣泛應用。但是隨著大規(guī)模集成電路的飛速發(fā)展，DDS 技術的優(yōu)越性已逐步顯現(xiàn)出來。今天 DDS 技術

6、憑借其優(yōu)越的性能已成為現(xiàn)代頻率合成技術中的佼佼者，廣泛用于接收機本振、信號發(fā)生器、儀器、通信系統(tǒng)、雷達系統(tǒng)等，尤其適合跳頻無線電通信系統(tǒng)。不少學者認為，DDS 是產生信號和頻率的一種理想方法，發(fā)展前景十分廣闊?；?FPGA 的 DDS 模型是在 EDA 技術逐步完善的今天才得以建立起來的。EDA 技術依靠功能強大的電子計算機，在 EDA 工具軟件平臺上，對以硬件描述語言 HDL 為系統(tǒng)邏輯描述手段完成的設計文件，自動地完成邏輯編譯、簡化、分割、綜合、優(yōu)化和仿真，直至下載到可編程邏輯器件 CPLD/FPGA 或專用集成電路 ASIC 芯片中，實現(xiàn)即定的電子電路設計功能。EDA 技術使得電子電路

7、設計者的工作僅限于利用硬件描述語言和 EDA 軟件平臺來完成對系統(tǒng)硬件功能的實現(xiàn)，極大地提高了設計效率，縮短了設計周期，節(jié)省了設計成本彭巨龍：基于 DDS 技術信號源的設計2第 2 章 設計要求和方案論證2.1 設計要求 設計一個 DDS 信號發(fā)生器，基本要求如下：1）能輸出正弦波2）輸出頻率范圍：1KHz-10MHz，頻率步進為 100HZ3）頻率穩(wěn)定度優(yōu)于 104，頻率可預置。4）正弦信號負載輸出電壓峰峰值大于 1V2.2 方案確定方案一：采用鎖相環(huán)合成方法。采用該方案設計輸出信號的頻率可達到超高頻甚至微波段，且輸出信號頻譜純度較高。由于鎖相環(huán)技術是一個不間斷的負反饋控制過程，所以該系統(tǒng)輸

8、出的正弦信號頻率可以維持在一個穩(wěn)定狀態(tài)，頻率穩(wěn)定度高。但由于它是采取閉環(huán)控制的，系統(tǒng)的輸出頻率改變后，重新達到穩(wěn)定的時間也比較長。所以鎖相環(huán)頻率合成器要想同時得到較高的頻率分辨率和轉換率非常困難，頻率轉換一般要幾毫秒的時間，同時頻率間隔也不可能做得很小。方案二：采用直接數(shù)字合成器（DDS） ，可用硬件或軟件實現(xiàn)。即用累加器按頻率要求對相應的相位增量進行累加，再以累加相位值作為地址碼，取存放于 ROM 中的波形數(shù)據(jù)，經 D/A 轉換，濾波即得到所需波形。以 EDA 技術為基礎，用 FPGA 實現(xiàn) DDS 模型的設計。電路的規(guī)模大小和總線寬度可以由設計者根據(jù)自己的需要而設定可將波形數(shù)據(jù)存入 FPG

9、A 的 ROM 中。同時外部控制邏輯單元也可在 FPGA 中實現(xiàn)。方法簡單，易于程控，便于集成。用該方法設計產生的信號頻率范圍廣，頻率穩(wěn)定度高，精度高，頻率轉換速度快。系統(tǒng)框圖如圖 5-1.分析以上兩種方案，顯然第二種方案具有更大的優(yōu)越性、靈活性。所以采用方案二進行設計。四川理工學院本科畢業(yè)設計（論文）3第 3 章 DDS 基本原理3.1 頻率合成技術概述所謂頻率合成技術指的是由一個或者多個具有高穩(wěn)定度和高精確度的頻率參考源，通過在頻率域中的線性運算得到具有同樣穩(wěn)定度和精確度的大量的離散頻率的技術。完成這一功能的裝置被稱為頻率合成器。頻率合成器應用范圍非常廣泛，特別是在通信系統(tǒng)、雷達系統(tǒng)中，頻

10、率合成器起了極其重要的作用。隨著電子技術的不斷發(fā)展。頻率合成器的應用范圍也越來越廣泛，對其性能要求也越來越高。頻率合成器的主要指標有以下這些：(1) 輸出頻率的范圍指的是輸出的最小頻率和最大頻率之間的變化范圍。(2) 頻率穩(wěn)定度指的是輸出頻率在一定時間隔內和標準頻率偏差的數(shù)值，它分長期、短期和瞬間穩(wěn)定度三種。(3) 頻率分辨率指的是輸出頻率的最小間隔。(4) 頻率轉換時間指的是輸出由一種頻率轉換成另一種頻率的時間。(5) 頻譜純度頻譜純度以雜散分量和相位噪聲來衡量，雜散分為諧波分量和非諧波分量兩種，主要由頻率合成過程中的非線性失真產生；相位噪聲是衡量輸出信號相位抖動大小的參數(shù)。(6) 調制性能

11、指的是頻率合成器是否具有調幅(AM)，調頻(FM)、調相(PM)等功能。彭巨龍：基于 DDS 技術信號源的設計4頻率合成器的實現(xiàn)方法大體可以分成三種：直接頻率合成、間接頻率合成、直接數(shù)字頻率合成。下面對這三種方法進行一下簡單的介紹。直接頻率合成是一種比較早期的頻率合成方法，這種頻率合成方法使用一個和多個標準頻率源先經過諧波發(fā)生器產生各次諧波，然后經過分頻、倍頻、混頻濾波等處理產生所需要的各個頻點。這種方法產生的波形，相噪小，頻率轉換時間短。但是直接頻率合成設備比較復雜笨重，并且容易產生雜散。間接頻率合成又稱之為鎖相頻率合成。采用了鎖相環(huán)技術，對頻率進行加、減、乘、除，產生所需的頻率。由于鎖相環(huán)

12、相當于一個窄帶跟蹤濾波器，所以鎖相頻率合成的方法對雜散有很好的抑止作用。鎖相式頻率合成器還易于集成化。但是鎖相式頻率合成器的頻率轉換時間比較長，而且在單環(huán)的情況下很難做到很小的頻率分辨率。直接數(shù)字頻率合成(DDS-Digital Direct Frequency Synthesis)是一種比較新穎的頻率合成方法。隨著科學技術的日益發(fā)展這種頻率合成方法也越來越體現(xiàn)出它的優(yōu)越性來。DDS 是一種全數(shù)字化的頻率合成方法。3.2 直接數(shù)字頻率合成技術（DDS）基本原理3.2.1 直接數(shù)字頻率合成的基本結構DDS 的基本結構如圖 3-1， DDS 主要由四個基本部分組：(1)相位累加器；(2)波形 RO

13、M；(3)D/A 轉換器；(4)低通濾波器。圖 3-1 直接數(shù)字頻率合成結構相位累加器的結構如圖 3-2 所示四川理工學院本科畢業(yè)設計（論文）5圖 3-2 相位累加器原理框圖相位累加器是 DDS 的核心部分，它由一個 N 位的加法器和 N 位的寄存器構成，通過把上一個時鐘的累加結果反饋回加法器的輸入端實現(xiàn)累加功能。這里的 N 是相位累加器的字長，K 叫做頻率控制字。每經過一個時鐘周期，相位累加器的值遞增 K。波形 ROM 示意圖如圖 3-3 所示 圖 3-3 波形 ROM 示意圖當 ROM 地址線上的地址(相位)改變時，數(shù)據(jù)線上輸出相應的量化值(幅度量化序列)。因為波形 ROM 的存儲容量有限

14、，相位累加器的字長一般不等于ROM 地址線的位數(shù),因此在這個過程當中也又會引入相位截斷誤差。D/A 轉換器將波形 ROM 輸出的幅度量化序列轉化成對應的電平輸出，將數(shù)字信號轉換成模擬信號。但輸出波形是一個階梯波形，必須經過抗鏡像濾波，濾除輸出波形中的鏡像才能得到一個平滑的波形?？圭R像濾波器是一個低通濾波器，要求在輸出信號的帶寬內有較平坦的幅頻特性，在輸出鏡像頻率處有足夠的抑止。根據(jù) DDS 的基本結構，可以推出以下一些結論:頻率控制字 K 唯一地確定一個單頻模擬余弦信號的頻率，)2cos()(0tftS0f （2-1）Ncfkf2/0當 K =1 的時候 DDS 輸出最低頻率為，f= （2-2

15、）fNcf2/這就是 DDS 的頻率分辨率，所以，當 N 不斷增加的時候 DDS 的頻率分辨彭巨龍：基于 DDS 技術信號源的設計6率可以不斷的提高。D/A 轉換器的輸出波形相當于是一個連續(xù)平滑波形的采樣，根據(jù)奈奎斯特采樣定律，采樣率必需要大于信號頻率的兩倍。也就是說 D/A 轉化器的輸出如果要完全恢復的話，輸出波形的頻率必須小于。一般來說，Ncf2/由于低通濾波器的設計不可能達到理想情況，即低通濾波器總是有一定的過渡帶的，所以輸出頻率還要有一定的余量，一般來說在實際應用當中 DDS 的輸出頻率不能超過 0.4。 cf3.3 DDS 的技術特點3.3.1 DDS 的優(yōu)點（1）輸出頻率的范圍廣。

16、由式 2.1 知道，頻率覆蓋范圍從到 Ncf2/0.4。為輸入時鐘頻率。隨著硬件水平的不斷提高，一些DDS專用芯片的最cfcf大輸出頻率已經可以達到幾百兆赫茲3。（2）頻率分辨率高，可達個頻點。N2（3）頻率穩(wěn)定度高。（4）頻率轉換時間快，可小于100ns。同時，頻率轉換時相位是連續(xù)的。（5）頻譜純度高。（6）正交輸出。（7）產生任意波形。由于DDS技術是利用查表法來產生波形的，所以它適用于任意波形發(fā)生器。（8）全數(shù)字化實現(xiàn)，便于集成，體積小，重量輕。3.3.2 DDS 的缺點（1）最高工作頻率不可能很高，從理論上說就只有系統(tǒng)始終頻率的一半，實際中還要小于此值。要想獲得較高的輸出頻率，就必須提

17、高系統(tǒng)的時鐘批率，也就是說DDS系統(tǒng)的相位累加器、波形存儲器、D/A轉換器等都將工作在較高的時鐘頻率下，它的實現(xiàn)依賴于高速數(shù)字電路和高速D/A轉換器。（2）DDS系統(tǒng)采用數(shù)字技術，先構成離散信號再變換成模擬信號輸出，尤其是要產生相位截斷誤差，因而噪聲和雜散是不可避免的4。四川理工學院本科畢業(yè)設計（論文）73.3.3 DDS 性能分析由式 2.1可知，系統(tǒng)的輸出頻率只與頻率字的值K、系統(tǒng)時鐘頻率和相位cf累加器的字長N有關。在系統(tǒng)時鐘頻率和相位累加器字長N固定時，通過改變cf頻率字，可以方便地改變輸出頻率。0f 系統(tǒng)的頻率分辨率只與系統(tǒng)的時鐘頻率和相位累加器的字長N有關。要cf增加系統(tǒng)的頻率分辨

18、率，可以增加相位累加器的字長N，或是降低系統(tǒng)的時鐘頻率。為了達到較高的輸出頻率，DDS系統(tǒng)的時鐘頻率一般都比較高。根據(jù)式2.2，在較高的時鐘頻率下，為了獲得較高的頻率分辨率，則只有增加相位累加器的字長N，故一般N都取值較大。但是受存儲器容器的限制，存儲器地址線的為數(shù) W 不可能很大，一般都要小于N。這樣存儲器的地址線一般都只能接在相位累加器輸出的高 W 位，而相位累加器輸出余下的（N-W）個低位則只能被舍棄，這就是相位截斷誤差的來源5。由于相位截斷，頻率字的值K就將被分為兩部分，其最高的 W 位將被看承整數(shù)部分，而余下的將被看為小數(shù)部分。這是因為存儲器地址線的位數(shù)只有 W 位，相位累加器的輸出

19、只有搞 W 位才對存儲器有影響，頻率字的小數(shù)部分只有在其累加達到整數(shù)部分是才能影響存儲器。DDS系統(tǒng)的頻率轉換非?？欤瑤缀跏羌磿r的這是鎖相環(huán)系統(tǒng)無法做到的。DDS系統(tǒng)在頻率字改變后的一個時鐘周期，起輸出頻率就可以轉換成新的輸出頻率。也就是說在頻率字的值改變以后，累加器在經過一個時鐘周期后就按照新的頻率字進行累加，即開始輸出新的頻率，所以我們可以認為DDS系統(tǒng)的頻率轉換是在一個系統(tǒng)時鐘周期內完成的。DDS系統(tǒng)不僅頻率轉換速度快，而且更可貴的是只須改變頻率字，就可以改變輸出頻率，無須復雜的控制過程。從DDS技術的原理可知，在改變輸出頻率時，實際改變的是頻率字，也就是相位增量。當頻率字的值從改變?yōu)?

20、K彭巨龍：基于 DDS 技術信號源的設計8之后，相位累加器是在已有的積累相位上，再每次累加，相位函數(shù)的曲2K2K線是連續(xù)的，只是在改變頻率字的瞬間其斜率發(fā)生了突變。輸出波形和相位累加器的輸出值兩者都是平滑過度。也就是說DDS系統(tǒng)能夠在頻率轉換中保持相位連續(xù)，輸出波形能平滑的從一個頻率過度到另一個頻率。四川理工學院本科畢業(yè)設計（論文）9第 4 章 EDA 技術4.1 EDA 技術及其發(fā)展隨著社會生產力發(fā)展到了新的階段，各種電子新產品的開發(fā)速度越來越快?，F(xiàn)代計算機技術和微電子技術進一步發(fā)展和結合使得集成電路的設計出現(xiàn)了兩個分支。一個是傳統(tǒng)的更高集成度的集成電路的進一步研究；另一個是利用高層次VHD

21、L/Verilog等硬件描述語言對新型器件FPGA/CPLD進行專門設計，使之成為專用集成電路（ASIC） 。這不僅大大節(jié)省了設計和制造時間，而且對設計者，無須考慮集成電路制造工藝，現(xiàn)已成為系統(tǒng)級產品設計的一項新的技術。EDA（Electronic Design Automation）技術是現(xiàn)代電子設計技術的核心7。它以EDA軟件工具為開發(fā)環(huán)境，采用硬件描述語言（Hardware Description Language, HDL） ，采用可編程器件為實驗載體，實現(xiàn)源代碼編程、自動邏輯編譯、邏輯簡化、邏輯分割、邏輯綜合、布局布線、邏輯優(yōu)化和仿真等功能，以ASIC、SOC芯片為目標器件，以電子系

22、統(tǒng)設計為應用方向的電子產品自動化的設計技術。正因為 EDA 技術豐富的內容以及電子技術各學科領域的相關性，其發(fā)展的歷程同大規(guī)模集成電路設計技術、計算機輔助工程、可編程邏輯器件，以及電子設計技術和工藝的發(fā)展是同步的。就過去近 30 年的電子技術的發(fā)展歷程，可大致將 EDA 技術的發(fā)展分為三個階段。20 世紀 70 年代，集成電路制作方面，MOS 工藝已得到廣泛的應用?？删幊踢壿嫾夹g及器件已經問世，計算機作為一種運算工具已經在科研領域得到了廣泛的應用。而在后期，CAD 的概念已見雛形。這一階段人們開始利用計算機取代手工勞動，輔助進行集成電路版圖編輯、PCB 布局布線等工作。20 世紀 80 年代，

23、集成電路設計進入了 COMS（互補場效應）時代。復雜可編程邏輯器件已經進入商業(yè)應用，相應的輔助設計軟件也已投入使用。而在80 年代末，出現(xiàn)了 FPGA（Field Programmable Gate Array） ，CAE 和 CAD 技術應用更為廣泛，他們在 PCB 設計方面的原理圖輸入、自動布局布線及 PCB 分彭巨龍：基于 DDS 技術信號源的設計10析，以及邏輯設計、邏輯仿真、布爾方程綜合和化簡等方面擔任了重要的角色，特別是各種硬件描述語言的出現(xiàn)、應用和標準化方面的重大進步，為電子設計自動化必須解決的電路建模、標準文檔及仿真測試奠定了基礎。進入 20 世紀 90 年代，隨著硬件描述語言

24、的標準化得到進一步的確立，計算機輔助工程、輔助分析和輔助設計在電子技術領域獲得了更加廣泛的應用，與此同時電子技術在通信、計算機及家電產品生產中的市場需求和技術需求，極大地推動了全新的電子設計自動化技術的應用和發(fā)展。特別是集成電路設計工藝步入了超深亞微米階段，百萬門以上的大規(guī)?？删幊踢壿嬈骷年懤m(xù)面世，以及基于計算機技術的面向用戶的低成本大規(guī)模 ASIC 技術的應用，促進了EDA 技術的形成。更為重要的是各 EDA 公司致力于推出兼容各種硬件實現(xiàn)方案和支持標準硬件描述語言的 EDA 工具軟件的研究，都有效地將 EDA 技術推向成熟。4.2 硬件描述語言 VHDL4.2.1 VHDL 簡介甚高速集

25、成電路硬件描述語言（Very-High-Speed Integrated Circuit Hardware Description Language，VHDL）于1983年有美國國防部（DOD）發(fā)起創(chuàng)建，由IEEE（The Institute of Electrical and Electronics Engineers）進一步發(fā)展并在1987年作為“IEEE 標準1076”發(fā)布8。從此，VHDL成為硬件描述語言的業(yè)界標準之一。自IEEE公布了VHDL的標準版本之后，各EDA公司相繼推出了自己的 VHDL 設計環(huán)境，或宣布自己的設計工具支持 VHDL。此后 VHDL在電子設計領域得到了廣泛應用

26、，并逐步取代了原有的非標準硬件描述語言。1993年，IEEE對VHDL進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展VHDL的內容，公布了新版本的VHDL，即IEEE標準的1076-1993版本， （簡稱93版） 。現(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標準硬件描述語言，又得到眾多EDA公司的支持，在電子工程領域，已成為事實上的通用硬件描述語言。有專家認為，在新的世紀中，VHDL語言將承擔起大部分的數(shù)字系統(tǒng)設計任務。除了作為電子系統(tǒng)設計的主四川理工學院本科畢業(yè)設計（論文）11選硬件描述語言外，VHDL在EDA領域的仿真測試、程序模塊的移植、ASIC設計源程序的交付、IP核（Inte

27、lligence Property core）的應用方面擔任著不可或缺的角色，因此不可避免地將成為了必要的設計開發(fā)工具。VHDL主要用于描述數(shù)字系統(tǒng)的結構，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。VHDL的程序結構特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分,及端口)和內部（或稱不可視部分） ，既涉及實體的內部功能和算法完成部分。在對一個設計實體定義了外部界面后，一旦其內部開發(fā)完成后，其他的設計就可以直接調用這個實體。這種將設計實體分成內外部分的概念是VHDL系

28、統(tǒng)設計的基本點。4.2.2 VHDL 的主要優(yōu)點（1）覆蓋面廣，有強大的系統(tǒng)硬件描述能力（2）可讀性好、易于修改（3）獨立于器件的設計，與工藝無關（4）易于移植和設計資源共享4.3 現(xiàn)場可編程邏輯（FPGA）器件 4.3.1 引言 FPGA（現(xiàn)場可編程門陣列）與CPLD（復雜可編程邏輯器件）都是可編程邏輯器件11，它們是在PAL、GAL等邏輯器件的基礎之上發(fā)展起來的。但FPGA/CPLD的規(guī)模較大，非常適合于對時序、組合等邏輯電路應用場合，它可以替代幾十甚至上百塊通用IC芯片。應用FPGA/CPLD可以做成一個系統(tǒng)級芯片，它具有可編程性和實現(xiàn)方案容易修改的特點?，F(xiàn)在，CPLD/FPGA等可編程

29、器件已應用在不同的高科技領域，如數(shù)字電路設計、微處理系統(tǒng)、DSP、通信及ASIC設計等。由于芯片內部硬件連接關系彭巨龍：基于 DDS 技術信號源的設計12的描述的存放，是以EEPROM、SRAM或FLASH或外接EPROM為基礎的，設計用戶可在可編程門陣列芯片及外圍電路保持不動的情況下，通過計算機重新下載或配置設計軟件，就能實現(xiàn)一種新的芯片功能。于是FPGA/CPLD可編程器件，正得到越來越多的電子設計者的青睞。4.3.2 FPGA 的組成及其應用特點FPGA 的組成：現(xiàn)場可編程門陣列（FPGA）是在 PAL 和 GAL 等邏輯器件的基礎之上發(fā)展起來的、可由用戶自行定義配置的高密度專用集成電路

30、，結構上主要由三部分組成：可編程邏輯塊（CLB-Configurable Logic Block） 、輸入輸出單元（IOB-IO Block）和可編程連線（IR-Interconnect Resoutce） 。 由于 FPGA 的集成規(guī)模非常大，因此可借助 HDL 硬件描述語言開發(fā)出系統(tǒng)級芯片和產品。又由于開發(fā)工具的通用性、設計語言的標準化以及設計過程幾乎與所用器件的硬件結構沒有關系，所以設計成功的各類邏輯功能塊軟件有很好的兼容性和可移植性，它幾乎可用于任何型號和規(guī)模的 FPGA 中，從而使得產品設計效率大幅度提高。FPGA 顯著的優(yōu)勢是開發(fā)周期短，投資風險小、產品上市速度快，市場適應能力強和

31、硬件升級回旋余地大。一旦市場對所設計的產品需求量大，則可進行流片設計，形成價格更低廉的 AISC 產品。FPGA 芯片都是比較特殊的 ASIC 芯片，除了具有 SAIC 的特點之外，還具有以下幾個優(yōu)點：（1）集成度越來越高（2）嵌入式存貯技術（3）時鐘鎖定和倍頻技術（4）系統(tǒng)保密性能增強（5）開發(fā)周期短4.3.3 Altera 的 FLEX10 K 器件Altera公司作為目前四川理工學院本科畢業(yè)設計（論文）13世界上最大的可編程邏輯器件供應商之一，其產品主要有FLEX10K, FLEX8000, FLEX6000, MAX9000, MAX7000, MAX5000以及Classic等七大系

32、列，而FLEX10K系列是ALTERA 1995年推出的一個新的產品系列，因其規(guī)模大且價格便宜，倍受人們關注，Altera的FLEX10K器件是工業(yè)界第一個嵌入式可編程器件，基于可重構的CMOS SRAM單元，這種靈活邏輯單元陣(Flexible Logic Element Matrix)具有一般門陣列的所有優(yōu)點。FLEX1OK系列器件規(guī)模從1萬門到25萬門，它無論在密度或者速度上都可以將一定規(guī)模的子系統(tǒng)集成到一個芯片上，采用快速可預測連線延時的連續(xù)式布線結構，在某種意義上說，是一種將EPLD和FPGA優(yōu)點結合于一體的新型器件。FLEX10K系列器件在結構上大同小異，它們都包含有四大部分：輸入

33、輸出單元IOE、邏輯陣列塊(LAB)、嵌入陣列塊EAB及行、快速通道(FastTrack)互連。圖 4-1 FLEX10 K 內部圖FLEXl0K系列器件特點：彭巨龍：基于 DDS 技術信號源的設計141、嵌入陣列EAB，是一個在輸入和輸出端口都帶有寄存器的一種靈活的RAM塊，可以完成許多宏函數(shù)如存儲器、查找表等。2、全局時鐘使用，可以最大限度減少時鐘到各觸發(fā)器的延遲，盡量使整個系統(tǒng)同步產生。3、基于JTAG的邊界掃描測試，2.5V(B系列)，3.0V(A,V 系列)或5.0V電源。4、低功耗，系統(tǒng)不工作時電流小于1mA。5、靈活多變的行列連線資源。6、功能豐富的I/O引腳。7、多種封裝形式。

34、8、基于SRAM重構。9、強大的集成開發(fā)環(huán)境和多形式的用戶接口。4.4 EDA 工具 MAXPLUSMAX+PLUSII是Altera提供的FPGA/CPLD開發(fā)集成環(huán)境， 它提供了一種與結構無關的設計環(huán)境，是設計者能方便地進行設計輸入、快速處理和器件編程。在 MAX+PLUS II軟件提供的設計環(huán)境中可以完成設計輸入、設計編譯、設計仿真和器件編程四個設計階段。在設計輸入階段，用戶可以采用圖形輸入、文本輸入和波形輸入三種方式輸入設計文件，但波形輸入方式只能在工程設計的底層使用。在設計編譯階段，MAX+PLUS II編譯器依據(jù)設計輸入文件自動生成用于器件編程、波形仿真及延時分析等所需的數(shù)據(jù)文件。

35、在設計仿真階段，MAX+PLUS II仿真器和時延分析器利用編譯器產生的數(shù)據(jù)文件自動完成邏輯功能仿真和時延特性仿真。并且可以在設計文件中加載不同的激勵，觀察中間結果以及輸出波形。必要時，可以返回設計輸入階段，修改設計輸入，達到設計要求。在器件編程階段，MAX+PLUS II編程器將編譯器生成的編程文件下載到Altera器件實現(xiàn)對器件編程。此后，可以將實際信號送入該器件進行時序驗證。因為CPLDFPGA芯片能四川理工學院本科畢業(yè)設計（論文）15夠可重復編程，所以如果動態(tài)時序驗證的結果不能滿足用戶的需要時，用戶可以返回到設計階段重新設計，然后重復上面的步驟，最終達到設計要求。圖4-2中所示的是標準

36、的EDA開發(fā)流程。圖4-2 MAX+PLUSII設計流程彭巨龍：基于 DDS 技術信號源的設計16第 5 章 基于 FPGA 的 DDS 信號源設計5.1 總體設計框圖圖5-1 信號發(fā)生器結構框圖圖5-1為本次設計總體結構框圖，其中相位累加器和波形存儲器構成信號發(fā)生器核 心部分。該部分又與頻率字控制模塊共同構成信號發(fā)生器主模塊。而顯示模塊，D/A轉換器和濾波電路則作為信號發(fā)生器外圍硬件設計。下面就分主模塊軟件設計和外圍硬件設計兩大部分來說明信號發(fā)生器的設計。5.2 主模塊軟件設計5.2.1 相位累加器的設計圖5-2 相位累加器 圖5-2為相位累加器內部結構圖，它有一個N位的全加器和一個寄存器構

37、成。當系統(tǒng)時鐘上升沿到來的時候，上一個時鐘周期的相位值與頻率字的相加值被送入累加寄存器，并輸出四川理工學院本科畢業(yè)設計（論文）17HzHzMHzffNclk100788. 1230224min高W位至波形存儲器的地址線，同時相位值又被送回全加器進行相位累加。相位累加器流程圖如圖5-3所示 開 始 時鐘上升沿到？ NO YES 相位累加 累加值寄存 高W位輸出 結 束 圖5-3 相位累加器流程圖 設計要求輸出頻率范圍為1KHZ10MHZ，頻率步進為100HZ。根據(jù)第二章介紹最高輸出一般是系統(tǒng)時鐘的40%。經過計算，設計選用系統(tǒng)時鐘為30MHZ時能實現(xiàn)設計要求。MHzMHzMHzf1012%403

38、0確定相位累加字長時，考慮到頻率分辨率要等于或小于頻率步進值，而且累加器字長一般為8的整數(shù)倍。由第二章公式2.2計算后得出符合設計要求的累加器字長為N=24。由上分析設計的相位累加器模塊如圖5-4所示。圖5-4 相位累加器模塊彭巨龍：基于 DDS 技術信號源的設計18K23.0為輸入的頻率字，EN為高電平使能，RESET是高電平清零，CLK為系統(tǒng)時鐘輸入，DOUT7.0是相位累加器高8位輸出，該輸出將作為波形存儲器地址線對波形ROM進行尋址。其程序見附錄B，圖5-5為該模塊的時序仿真圖。圖5-5 相位累加器進行累加、清零的時序仿真圖5.2.2 波形 ROM 的設計 這個模塊是一個相對簡單的模塊

39、。首先要確定波形ROM的地址線位數(shù)和數(shù)據(jù)的字長，根據(jù)噪聲功率的角度看波形ROM的地址線位數(shù)應該等于或略大于字長。由于設計選擇的DAC位數(shù)為8，這樣ROM的字長很明顯該和DAC的字長相一致。而地址線的位數(shù)同樣確定為8位。波形存儲器利用相位累加器輸出的高8位作為地址線來對其進行尋址，最后輸出該相位對應的二進制正弦幅值。正弦數(shù)據(jù)的產生可采用如下辦法：在MATLAB中編輯程序： clear tic;t=2*pi/256t=0:t:2*pi;y=128*sin(t)+128;round(y);四川理工學院本科畢業(yè)設計（論文）19t =0.0245ans將得出的結果轉化為8位的二進制數(shù)據(jù)，起幅值對應在00

40、000000-11111111區(qū)間內。最后利用得到的二進制數(shù)據(jù)用VHDL編寫程序實現(xiàn)正弦ROM的設計。圖5-6為正弦波形ROM模塊，該模塊時序仿真如圖5-7所示。圖5-6 正弦波形ROM圖5-7 波形ROM時序仿真圖5.2.3 頻率控制模塊的設計 設計要求頻率步進為100HZ，但由于頻率范圍很寬，要求改變頻率時如果跨度較大則需要很長的時間通過頻率步進端來改變輸出頻率。因此在實際頻率控制模塊中，增加了4個附加的頻率步進按鈕。分別為最小步進（100HZ）的10倍、100倍、1000倍和10000倍即1KHZ、10KHZ、100KHZ和1MHZ。這樣從大到小地利用頻率步進值便可很快地調到所需要的頻點

41、。 實現(xiàn)這個設計的方法也很簡單，由第二章公式 可以看出，Ncfkf2/0當確定后與K成正比關系。計算出輸出頻率時K的值，則Ncf2/0fHZf1000這個K的值就是頻率字步進100HZ時頻率字K的增量，記為。要成倍地增加K彭巨龍：基于 DDS 技術信號源的設計20步進頻率，則只需以相同的倍數(shù)增加的值。將，KHZf1000，N=24 帶入得到100HZ步進時值為56。則實現(xiàn)MHZfC30Ncfkf2/0K1KHZ、10KHZ、100KHZ和1MHZ的步進K的增量分別為10、100、1000KK和10000。由于設計要求頻率輸出范圍為1KHZ-10MHZ，則K值的最小KK值為560，最大值為560

42、0000。設系統(tǒng)其始和復位時K的初值為560，即初始化頻率為1KHZ。然后再根據(jù)所要輸出的頻率調整相應的步進量。圖5-8為VHDL設計的頻率控制模塊圖5-8 頻率控制模塊模塊各引腳說明如下：RESET為頻率字復位端，高電平有效。CLK接入的是系統(tǒng)時鐘，目的是驅動模塊內部延時計數(shù)器，該計數(shù)器的作用是：當進行頻率操作時，頻率的增、減確認信號必須在按鍵狀態(tài)穩(wěn)定后才能進行，所以加入一定的延時。同時還可以達到按鍵去抖動的效果。STEP14.0：頻率步進“增”操作端，各端口分別為STEP1（4）步進100HZ，STEP1（3）步進1KHZ，STEP1（2）步進10KHZ，STEP1（1）步進100KHZ，

43、STEP1（0）步進1MHZ。STEP24.0：頻率步進“減”操作端，各端口對應操作值同上。KOUT為輸出頻率字，送至DDS主模四川理工學院本科畢業(yè)設計（論文）21圖5-9為頻率控制模塊流程圖。 開 始 頻率字賦初值 有鍵按下？ N Y Y 復位鍵？ N 頻率增操作？ N Y 頻率減操作 增加對應值 減少對應值 頻率字輸出 結 束 圖5-9 頻率控制模塊流程圖 頻率控制模塊時序仿真如圖5-10所示。彭巨龍：基于 DDS 技術信號源的設計22圖5-10 頻率控制模塊時序仿真圖5.3 外圍硬件設計5.3.1 顯示模塊 該模塊與頻率控制模塊有直接的聯(lián)系，其功能就是顯示輸出頻率值，顯示方式為十進制數(shù)。

44、由于最大頻率值為10MHZ為8位數(shù)，則需要8個數(shù)碼管做為頻率值顯示。又最小頻率步進為100HZ，則只需要設計六位十進制加、減法計數(shù)器進行從百位到十兆位的頻率的增、減操作，個位和十位數(shù)據(jù)恒定為零。圖5-11 頻率值計數(shù)輸出模塊圖5-11為計數(shù)輸出模塊，與頻率控制模塊類似，RESET端為頻率初始化，CLK為接入系統(tǒng)時鐘，STEP1、STEP2分別為頻率增、減控制端，KOUT為顯示數(shù)據(jù)輸出。該模塊時序仿真圖如圖4-12所示圖5-12 頻率值計數(shù)模塊圖5-13為輸出頻率譯碼掃描顯示模塊，其功能為將計數(shù)模塊輸出的頻率值譯成七段碼并掃描顯示。DATA13.0到DATA63.0為頻率數(shù)據(jù)百位至十兆位BCD碼

45、輸入端，四川理工學院本科畢業(yè)設計（論文）23SCAN7.0是輸出掃描信號，DISPOUT6.0則為數(shù)據(jù)七段碼輸出。圖5-13 譯碼掃描顯示模塊圖5-14 譯碼掃描顯示模塊 頻率計數(shù)模塊和譯碼掃描顯示模塊共同組成信號發(fā)生器的頻率顯示模塊，它與頻率控制模塊的操作是同步進行的。數(shù)碼管所顯示的數(shù)值就是信號發(fā)生器輸出的正弦波頻率值。顯示數(shù)字為圖5-15圖 5-15 數(shù)字顯示電路連接彭巨龍：基于 DDS 技術信號源的設計245.3.2 D/A 轉換器實現(xiàn)數(shù)字量轉化為模擬信號的轉換電路稱為D/A轉換器（DAC） 。D/A轉換器是把數(shù)字量轉換成模擬量的線性電路器件，已做成集成芯片。由于實現(xiàn)這種轉換的原理和電路

46、結構及工藝技術有所不同，因而出現(xiàn)各種各樣的D/A轉換器。目前，國外市場已有上百種產品出售，他們在轉換速度、轉換精度、分辨率以及使用價值上都各具特色。 衡量一個D/A轉換器的性能的主要參數(shù)有： （1）分辨率：是指D/A轉換器能夠轉換的二進制數(shù)的位數(shù)，位數(shù)多分辨率也就越高。 （2）轉換時間：指數(shù)字量輸入到完成轉換，輸出達到最終值并穩(wěn)定為止所需的時間。電流型D/A轉換較快，一般在幾ns到幾百ns之間。電壓型D/A轉換較慢，取決于運算放大器的響應時間。 （3）精度：指D/A轉換器實際輸出電壓與理論值之間的誤差，一般采用數(shù)字量的最低有效位作為衡量單位。 （4）線性度：當數(shù)字量變化時，D/A轉換器輸出的模

47、擬量按比例關系變化的程度。理想的D/A轉換器是線性的，但是實際上是有誤差的，模擬輸出偏離理想輸出的最大值稱為線性誤差。目前，D/A轉換器芯片種類較多，對于一般的使用者而言，只需掌握DAC芯片性能及其與計算機之間接口的基本要求，就可根據(jù)應用系統(tǒng)的要求合理選用DAC芯片，并配置適當?shù)慕涌陔娐?。設計要求輸出最高頻率為 10MHZ，在選擇 D/A 轉換器的時需要充分考慮到D/A 轉換器的轉換速率，在本次設計中選擇了 ADV7120 芯片19，它是一個高速 D/A 轉換 COMS 芯片，耗電小，同時考慮到實驗室的焊接工具的現(xiàn)狀，是否完全兼容 TTL 電平標準，它有 DIP 雙列直插式封裝的型號。同時根據(jù)

48、設計的不同，這種芯片有三種速度等級分別為 30MHz、50MHz 和 80MHz 級的，因為它的高速處理性能，它被廣四川理工學院本科畢業(yè)設計（論文）25泛應用于視頻、圖像等對數(shù)據(jù)實時處理和吞吐量比較大的領域。同時作為 它的功能之一就是用于 DDS 的高速數(shù)模轉換。 圖 5-16ADV7120 芯片內部原理圖上圖 5-16 為該芯片的內部原理圖，由于它是專業(yè)級的視頻通道高速數(shù)模轉換芯片，故有很多用于視頻的功能引腳。但是在本次設計中，只借助它的高速8bit 數(shù)模轉換功能，故有些引腳不要用到，但是根據(jù) CMOS 結構的特性，對于不用的引腳不能讓它懸空。要對它做如下的適當處理：Description:

49、 VIDEOIOC(mA)2: video+9.05IOR,IOB(mA): video+1.44REF WHRITE: 0: 1SYNC: 1BLANKDAC Input Data: data這是對于輸入引腳的處理，對不用的通道的處理如下圖 5-16 所示。彭巨龍：基于 DDS 技術信號源的設計26圖 5-17 單通道處理根據(jù) ADV7120 的輸出特性，每一個通道都可以等效為一個高內阻抗電流源，輸出端可以直接驅動 37.5 的負載。此外它的模擬參數(shù)輸出是電流輸出，需要用一定的電路來實現(xiàn)電流信號到電壓信號的轉變。電路如圖 5-18 所示。ADV7120 芯片的功能引腳對應的實際引腳參考圖 5

50、-18。圖5-18 ADV7120引腳圖ADV7120與FGPA芯片輸出的電路具體連接圖入下圖5-19四川理工學院本科畢業(yè)設計（論文）27圖 5-19 ADV7120 與 FPGA 連接圖5.3.3 濾波及放大電路在由數(shù)字信號至模擬信號這一過程轉換好以后，得出的信號仍然是在時間上離散的點，需要將其用低通濾波器進行平滑處理，濾除高次頻率的雜波，得到平滑標準的正弦波。由這次設計的正弦波頻率范圍可知。所要求的低通濾波器的截止頻率為10.5MHz，這次用到的為 LC 低通濾波器（電路圖參考圖 5-20） 。設 L1 取 2.2 微亨。則 C1 的取值為： )(41811221PFLfCc彭巨龍：基于

51、DDS 技術信號源的設計28由于頻率輸出覆蓋范圍廣，且設計要求輸出電壓峰-峰值。由于VVPP1放大器需在寬帶范圍內有穩(wěn)定的增益，所以不能采用只對單一頻率有較大增益的 LC 諧振放大器，而采用寬帶放大器，原理圖參考圖 5-20。通過調整發(fā)射極的旁路電容和集電極的電感可以使寬帶放大的頻率輸出覆蓋范圍達到 1KHz-10MHz。放大器增益與帶寬成反比關系，所以單級寬帶放大器的增益不大。但由于正弦波輸出波形幅度峰-峰值已有零點幾伏，經單級寬帶高頻晶體管放大后峰-峰值已超過 2V。采用的是 2SC3555 的晶體管，通過改變基極對地的可調電阻可以使三極管工作在線性放大區(qū)，又由于在發(fā)射極加對地電阻引入直流

52、負反饋從而穩(wěn)定 Q 點。因為所以我們取。3ELvfRRAKRKREL2 . 0,1所輸出電壓的幅度已達到要求。同時在后級還加入了射級跟隨器，減小后級負載的大小對前級放大倍數(shù)的影響。在電源部分引入了電感和電容組成的 型網絡何以消除寄生振蕩。圖5-20 寬帶放大和低通濾波第第 6 章章 結束語結束語信號發(fā)生器是科研及工程實踐中最重要的儀器之一，以往多使用硬件組成，隨著信息技術高速發(fā)展，集成電路的大規(guī)模使用，電子系統(tǒng)已經進入了一個高四川理工學院本科畢業(yè)設計（論文）29速發(fā)展的全新時段。特別是 EDA 技術的日趨成熟的今天，通過計算機輔助設計，可以很好地完成電子設計的自動化。在設計過程中，可根據(jù)需要隨

53、時改變器件的內部邏輯功能和管腳的信號方式，EDA 技術借助于大規(guī)模集成的FPGA/CPLD 和高效的設計軟件，用戶不僅可通過直接對芯片結構的設計實行多種數(shù)字邏輯系統(tǒng)功能，而且由于管腳定義的靈活性，大大減輕了電路圖設計和電路板設計的工作量及難度，同時，這種基于可編程芯片的設計大大減少了系統(tǒng)芯片的數(shù)量，縮小了系統(tǒng)的體積，提高了系統(tǒng)的可靠性?；?DDS 的信號發(fā)生器是最為理想的信號產生模型，DDS 系統(tǒng)有著其他信號發(fā)生器所無法比擬的優(yōu)勢。今天 DDS 廣泛用于接受機本振、信號發(fā)生器、儀器、通信系統(tǒng)、雷達系統(tǒng)等，尤其適合跳頻無線電通信系統(tǒng)?；?FPGA 的正弦信號發(fā)生器結合了的 EDA 技術和 D

54、DS 理論，在 EDA技術高速、高效、高可靠性的前提下得到了更優(yōu)的設計效果。但是系統(tǒng)的功能還沒有得到完全利用，由于 DDS 技術是利用查表法來產生波形的，則在基于FPGA 設計時只要把 ROM 改成 RAM 變可實現(xiàn)任意波形的產生。本次設計在總體上符合設計要求，能較好的實現(xiàn)設計功能。其中也存在有不足之處。第一，在累加器設計中，沒有采用流水先設計。因而累加器系統(tǒng)工作頻率沒能得到提高，性能不夠優(yōu)越。第二，設計波形 ROM 是沒有很好地利用正弦信號的對稱性來設計波形數(shù)據(jù)，對系統(tǒng)輸出信號的精度有一定的影響。第三，外圍電路沒有設計鍵盤輸入模塊，使得操作不夠直觀靈活。以上的幾點不足，自己希望在今后的再次設

55、計中都能得到完善的彌補。致 謝在本課題的完成中，我得到了很多人的幫助，在此表示衷心的感謝!首先感謝我的導師李詠紅老師，我的課題是在他的指導和幫助下完成的，他深厚的理論功底和嚴謹?shù)闹螌W態(tài)度以及高度的敬業(yè)精神使我受益非淺，對我彭巨龍：基于 DDS 技術信號源的設計30課題的完成起到了至關重要的作用。同時感謝我的同學對我無私的幫助。感謝給予我理論幫助的各位參考文獻的作者。最后感謝我的家人對我的支持和理解。 參考文獻1 左磊、連小珉、班學鋼、蔣孝煌. 雙 RAM 直接數(shù)字合成任意波形發(fā)生器微機插卡研制J . 清華大學學報,1999,2(3):4162 陳世偉. 鎖相環(huán)路原理及應用M.北京:兵器工業(yè)出版

56、社,19903 張玉興. DDS 高穩(wěn)高純 頻譜頻率源技術J. 系統(tǒng)工程與電子技術,1997,12(5):519四川理工學院本科畢業(yè)設計（論文）314 白居玉. 低噪聲頻率合成M. 西安:西安交通大學出版社,19955 鄭寶輝. 直接數(shù)字頻率合成器相位截斷誤差分析J. 無線電工程,1998,11(7):7186 高玉良現(xiàn)代頻率合成與控制技術M.北京:航空工業(yè)出版社,20027 潘松，黃繼夜. EDA 技術實用教程M. 北京:科學出版社,20058 辛春艷. VHDL硬件描述語言M.北京:國防工業(yè)出版社,20029 林明權. VHDL 數(shù)字控制系統(tǒng)設計范例M.北京:電子工業(yè)出版社,200310

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59、C_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY LEIJIA IS四川理工學院本科畢業(yè)設計（論文）33PORT(K:IN STD_LOGIC_VECTOR (23 DOWNTO 0);EN: IN STD_LOGIC;RESET: IN STD_LOGIC;CLK: IN STD_LOGIC;DOUT: OUT STD_LOGIC_VECTOR (7 DOWNTO 0);END;ARCHITECTURE BEHAV OF LEIJIA ISSIGNAL TEMP: STD_LOGIC_VECTOR(23 DOWNTO 0);BEGINPROC

60、ESS(CLK,EN,RESET) ISBEGINIF RESET=1 THENTEMP=000000000000000000000000;ELSEIF CLKEVENT AND CLK=1THEN IF EN=1 THENTEMP=TEMP+K;END IF;END IF;END IF;DOUTDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTD