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文檔簡介

1、一、選擇題( A )1一個(gè)項(xiàng)目的輸入輸出端口是定義在:A. 實(shí)體中 B. 結(jié)構(gòu)體中C. 任何位置 D. 進(jìn)程體 ( B)2描述項(xiàng)目具有邏輯功能的是:A. 實(shí)體 B. 結(jié)構(gòu)體C. 配置 D. 進(jìn)程( A )3關(guān)鍵字ARCHITECTURE定義的是:A. 結(jié)構(gòu)體 B. 進(jìn)程C. 實(shí)體 D. 配置 ( D )4VHDL語言中變量定義的位置是:A. 實(shí)體中中任何位置 B. 實(shí)體中特定位置C. 結(jié)構(gòu)體中任何位置 D. 結(jié)構(gòu)體中特定位置 ( D )5VHDL語言中信號(hào)定義的位置是:A. 實(shí)體中任何位置 B. 實(shí)體中特定位置C. 結(jié)構(gòu)體中任何位置 D. 結(jié)構(gòu)體中特定位置( B )6變量是局部量可以寫在:A.

2、 實(shí)體中 B. 進(jìn)程中C. 線粒體 D. 種子體中 ( A )7變量和信號(hào)的描述正確的是:A. 變量賦值號(hào)是:= B. 信號(hào)賦值號(hào)是:=C. 變量賦值號(hào)是= D. 二者沒有區(qū)別( B )8. 變量和信號(hào)的描述正確的是:A. 變量可以帶出進(jìn)程 B. 信號(hào)可以帶出進(jìn)程C. 信號(hào)不能帶出進(jìn)程 D. 二者沒有區(qū)別( )9對于信號(hào)和變量的說法,哪一個(gè)是不正確的:A. 信號(hào)用于作為進(jìn)程中局部數(shù)據(jù)存儲(chǔ)單元B. 變量的賦值是立即完成的C. 信號(hào)在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都能適用D. 變量和信號(hào)的賦值符號(hào)不一樣( A )10下列關(guān)于變量的說法正確的是:A. 變量是一個(gè)局部量,它只能在進(jìn)程和子程序中使用 B. B.

3、 變量的賦值不是立即發(fā)生的,它需要有一個(gè)延時(shí)C. 在進(jìn)程的敏感信號(hào)表中,既可以使用信號(hào),也可以使用變量D. 變量賦值的一般表達(dá)式為:目標(biāo)變量名= 表達(dá)式( C )11可以不必聲明而直接引用的數(shù)據(jù)類型是:A. STD_LOGIC B. STD_LOGIC_VECTORC. BIT D. 前面三個(gè)答案都是錯(cuò)誤的( C )12STD_LOGIG_1164中定義高阻的字符是:A. X B. xC. z D. Z ( A )13STD_LOGIG_1164中字符H定義的是:A. 弱信號(hào)1 B. 弱信號(hào)0C. 沒有這個(gè)定義 D. 初始值 ( B )14使用STD_LOGIG_1164中的數(shù)據(jù)類型時(shí):A.

4、可以直接調(diào)用 B. 必須在庫和包集合中聲明C. 必須在實(shí)體中聲明 D. 必須在結(jié)構(gòu)體中聲明 ( B )15關(guān)于轉(zhuǎn)化函數(shù)說法正確的是:A. 任何數(shù)據(jù)類型都可以通過轉(zhuǎn)化函數(shù)相互轉(zhuǎn)化B. 只有特定類型的數(shù)據(jù)類型可以轉(zhuǎn)化 C. 任何數(shù)據(jù)類型都不能轉(zhuǎn)化D. 前面說法都是錯(cuò)誤的( C )16VHDL運(yùn)算符優(yōu)先級(jí)說法正確的是:A. 邏輯運(yùn)算的優(yōu)先級(jí)最高 B. 關(guān)系運(yùn)算的優(yōu)先級(jí)最高C. 邏輯運(yùn)算的優(yōu)先級(jí)最低 D. 關(guān)系運(yùn)算的優(yōu)先級(jí)最低( D )17VHDL運(yùn)算符優(yōu)先級(jí)說法正確的是:A. NOT的優(yōu)先級(jí)最高 B. AND和NOT屬于同一個(gè)優(yōu)先級(jí)C. NOT的優(yōu)先級(jí)最低 D. 前面的說法都是錯(cuò)誤的( D )18V

5、HDL運(yùn)算符優(yōu)先級(jí)說法正確的是:A. 括號(hào)不能改變優(yōu)先級(jí) B. 不能使用括號(hào)C. 括號(hào)的優(yōu)先級(jí)最低 D. 括號(hào)可以改變優(yōu)先級(jí) ( B )19如果a=1,b=0,則邏輯表達(dá)式(a AND b) OR( NOT b AND a)的值是:A. 0 B. 1C. 2 D. 不確定( B )20正確給變量X賦值的語句是:A. XNULLC. CASE語句中的選擇值只能出現(xiàn)一次,且不允許有相同的選擇值的條件語句出現(xiàn)D. CASE語句執(zhí)行必須選中,且只能選中所列條件語句中的一條( D )29VHDL中,為目標(biāo)變量賦值符號(hào)是:A. =: B. =C. 10 THENQ1 0); - 置零ELSEQ1 = Q1

6、 + 1 ; - 加1END IF;END IF;END PROCESS ; ; - 輸出END bhv;2以下程序是BCD碼表示099計(jì)數(shù)器的VHDL描述,試補(bǔ)充完整。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE ;ENTITY cnt100b isport(clk, rst, en : in std_logic;cq: out std_logic_vector(7 downto 0); - 計(jì)數(shù)輸出cout: out std_logic);- 進(jìn)位輸出END ENTITY cnt100b; bhv of cnt100b isBEGINPROCES

7、S (clk, rst, en) cqi : std_logic_vector(7 downto 0);BEGINif rst = 1 thencqi := ;- 計(jì)數(shù)器清零elseif then- 上升沿判斷if en = 1 thenif cqi(3 downto 0) 1001 then- 比較低4位 ;- 計(jì)數(shù)加1elseif cqi(7 downto 4) 0);end if;cqi ( ) := “0000”;- 低4位清零end if;end if; ;end if;if cqi = “ ” then- 判斷進(jìn)位輸出cout = 1;elsecout = 0;end if; ;E

8、ND PROCESS;END ARCHITECTURE bhv;3以下程序是多路選擇器的VHDL描述,試補(bǔ)充完整。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY bmux ISPORT (sel : STD_LOGIC;A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0);Y: STD_LOGIC_VECTOR(7 DOWNTO 0) ;END bmux;ARCHITECTURE bhv OF bmux ISBEGINy = A when sel = 1 ;END ;4以下程序是10/4線優(yōu)先編碼器的VHDL描述,試補(bǔ)充完

9、整。LIBRARY IEEE ;USE IEEE. .ALL;ENTITY coder IS PORT ( din : IN STD_LOGIC_VECTOR( ); output : STD_LOGIC_VECTOR(3 DOWNTO 0) );END coder;ARCHITECTURE behav OF IS SIGNAL SIN : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS ( ) BEGIN IF (din(9)=0) THEN SIN = 1001 ; ELSIF ( ) THEN SIN = 1000 ; ELSIF (din(7)=

10、0) THEN SIN = 0111 ; ELSIF (din(6)=0) THEN SIN = 0110 ; ELSIF (din(5)=0) THEN SIN = 0101 ; ELSIF (din(4)=0) THEN SIN = 0100 ; ELSIF (din(3)=0) THEN SIN = 0011 ; ELSIF (din(2)=0) THEN SIN = 0010 ; ELSIF (din(1)=0) THEN SIN = 0001 ; ELSE ; ; END PROCESS ; ;END behav;五、程序分析題1以下程序是四選一數(shù)據(jù)選擇器的VHDL描述,請分析程序并

11、畫出原理圖或詳述其功能LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY multi_4v IS PORT(S : IN STD_LOGIC_VECTOR (1 DOWNTO 0); A,B,C,D : IN STD_LOGIC; Y : OUT STD_LOGIC);END multi_4v;ARCHITECTURE a OF multi_4v ISBEGINPROCESS BEGINIF (S=00) THEN Y = A; ELSIF (S=01) THEN Y = B; ELSIF (S=10) THEN Y = C; ELSIF (S=11

12、) THEN Y = D; END IF; END PROCESS;END a;2下面是同步清零可逆計(jì)數(shù)器的程序,請分析程序并畫出原理圖或詳述其功能LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY countud ISPORT(clk :IN STD_LOGIC; clr :IN STD_LOGIC; dire :IN STD_LOGIC; q :BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0);END countud;ARCHITECTURE a OF coun

13、tud ISBEGIN PROCESS(clk) BEGIN IF clkevent AND clk=1 THEN IF clr=0 THEN q=00000000; ELSIF dire=1 THEN q=q+1; ELSE q=q-1; END IF; END IF; END PROCESS;END a;3以下程序是上升沿計(jì)數(shù)器的VHDL描述,請分析程序并畫出原理圖或詳述其功能LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY three ISPORT(clk,d : INSTD_LOGIC; Dout : OUTSTD_LOGIC );END;

14、ARCHITECTURE bhv OF three ISSIGNAL tmp: STD_LOGIC;BEGINP1:PROCESS(clk)BEGINIF rising_edge(clk) THENTmp = d;dout = tmp; END IF;END PROCESS P1;END bhv; 六、程序閱讀理解題1以下程序能實(shí)現(xiàn)加和減功能的計(jì)數(shù)器,請?jiān)趧澗€空白處注釋該句的功能Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all;Entity up_down is Port(clk,rst,en,

15、up:instd_logic; Sum:outstd_logic_vector(2 downto 0);Cout:outstd_logic);End up_down;Architecture a of up_down is Signal count:std_logic_vector(2 downto 0); BeginProcess(clk,rst) BeginIf rst=0 thenCount0) ; Elsif rising_edge(clk) then If en=1 then Case up isWhen 1 = countcount=count-1; End case;End if

16、;End if;End process;Sum=count; Cout =1 when en=1 and (up=1 and count=7) or (up=0 and count=0) else 0; End a; 2仔細(xì)閱讀下列程序,回答問題LIBRARY IEEE;- 1USE IEEE.STD_LOGIC_1164.ALL;- 2ENTITY LED7SEG IS- 3PORT (A : IN STD_LOGIC_VECTOR(3 DOWNTO 0);- 4CLK : IN STD_LOGIC;- 5LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0);- 6END LED7SEG;- 7ARCHITECTURE one OF LED7SEG IS- 8SIGNAL TMP : STD_LOGIC;- 9BEGIN- 10

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