好數(shù)子電路課件第3章課件

1、湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3 3 邏輯門(mén)電路邏輯門(mén)電路 3.1 MOS邏輯門(mén)電路 3.2 TTL邏輯門(mén)電路*3.3 射極耦合邏輯門(mén)電路*3.4 砷化鎵邏輯門(mén)電路 3.5 邏輯描述中的幾個(gè)問(wèn)題 3.6 邏輯門(mén)電路使用中的幾個(gè)實(shí)際問(wèn)題 3.7 用VerilogHDL描述邏輯門(mén)電路湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作1. 掌握與、或、與非、或非、異或、同或門(mén)的邏輯功能；2. 掌握三態(tài)門(mén)、OD門(mén)、OC門(mén)和傳輸門(mén)的邏輯功能和應(yīng)用；3. 掌握CMOS、TTL邏輯門(mén)電路的輸入與輸出電路結(jié)構(gòu)，輸入端高低電平判斷。4. 掌握邏輯門(mén)的主要參數(shù)及在應(yīng)用中的接口問(wèn)題；5. 了解半導(dǎo)體

2、器件的開(kāi)關(guān)特性以及邏輯門(mén)內(nèi)部電路結(jié)構(gòu)。教學(xué)要求教學(xué)要求湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.1 MOS邏輯門(mén)邏輯門(mén)1 、邏輯門(mén)：實(shí)現(xiàn)基本邏輯運(yùn)算和復(fù)合邏輯運(yùn)算的單元電路。2、 邏輯門(mén)電路的分類(lèi)二極管門(mén)電路三極管門(mén)電路TTL門(mén)電路MOS門(mén)電路PMOS門(mén)CMOS門(mén)邏輯門(mén)電路分立門(mén)電路集成門(mén)電路NMOS門(mén)3.1.1 數(shù)字集成電路簡(jiǎn)介數(shù)字集成電路簡(jiǎn)介湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.1.1 數(shù)字集成電路簡(jiǎn)介數(shù)字集成電路簡(jiǎn)介1.CMOS集成電路集成電路 CMOS電路已經(jīng)成為占據(jù)主導(dǎo)地位的邏輯器件，其工作速度已經(jīng)趕上甚至超過(guò)TTL電路，功耗和抗干擾能力則遠(yuǎn)優(yōu)于TTL電路，已

3、經(jīng)廣泛應(yīng)用于超大規(guī)模、甚大規(guī)模集成電路。2.TTL 集成電路集成電路： TTL是應(yīng)用最早，技術(shù)比較成熟的集成電路，曾被廣泛應(yīng)用。由于TTL技術(shù)在整個(gè)數(shù)字集成電路設(shè)計(jì)領(lǐng)域中的歷史地位和影響，很多數(shù)字系統(tǒng)設(shè)計(jì)仍采用TTL技術(shù)，但推出了新型的低功耗和高速TTL器件。3.1 MOS邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.1.2 邏輯門(mén)電路的一般特性邏輯門(mén)電路的一般特性1. 輸入和輸出的高、低電平輸入和輸出的高、低電平輸出高電平下限值VOH(min)輸入低電平的上限值VIL(max)輸入高電平下限值VIH(min)輸出低電平上限值VOL(max)vO 驅(qū)動(dòng)門(mén)G11 1 vI負(fù)載門(mén)

4、G2輸出高電平+VDD VOH(min )VOL(max) 0 輸出低電平 G1的vO范圍輸入高電平VIH(min) VIL(max) +VDD 0 輸入低電平 G2的vI范圍以74HC CMOS電路為例電源：VDD = +5V參看附錄A+5V0.1V0.1V4.9V4.9V1.5V1.5V3.5V3.5V3.1 MOS邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.1.2 邏輯門(mén)電路的一般特性邏輯門(mén)電路的一般特性2. 噪聲容限噪聲容限 驅(qū)動(dòng)門(mén)輸出電平最不利驅(qū)動(dòng)門(mén)輸出電平最不利時(shí)，負(fù)載門(mén)輸入電平能夠容忍疊加的噪聲容忍疊加的噪聲幅度范圍幅度范圍，表示門(mén)電路的抗干擾能力。負(fù)載門(mén)輸入

5、VIH時(shí)噪聲容限VNH：驅(qū)動(dòng)門(mén)輸出高電平最小值時(shí)允許疊加的負(fù)向負(fù)向噪聲電壓最大值。 VNH =VOH(min)VIH(min)負(fù)載門(mén)輸入VIL時(shí)噪聲容限VNL：驅(qū)動(dòng)門(mén)輸出低電平的最大值時(shí)允許疊加的正向正向噪聲電壓最大值。 VNL =VIL(max)VOL(max)4.9V3.5V0.1V1.5V( =1.4V )( =1.4V )3.1 MOS邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.1.2 邏輯門(mén)電路的一般特性邏輯門(mén)電路的一般特性3.傳輸延遲時(shí)間傳輸延遲時(shí)間 傳輸延遲時(shí)間是表征門(mén)電路開(kāi)關(guān)速度參數(shù)，它說(shuō)明門(mén)電路在輸入脈沖波形的作用下，其輸出波形相對(duì)于輸入波形延遲輸出波形相

6、對(duì)于輸入波形延遲了多長(zhǎng)的時(shí)間。如圖是非門(mén)的輸入、輸出波形。傳輸延遲時(shí)間通常用輸出波形沿中點(diǎn)與輸入波形沿對(duì)應(yīng)中點(diǎn)的時(shí)間。tpHL：輸出HL的時(shí)間tpLH：輸出LH的時(shí)間平均傳輸延遲時(shí)間：2tttpLHpHLpd3.1 MOS邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.1.2 邏輯門(mén)電路的一般特性邏輯門(mén)電路的一般特性4. 功耗功耗靜態(tài)功耗：指的是當(dāng)電路沒(méi)有狀態(tài)轉(zhuǎn)換時(shí)的功耗。動(dòng)態(tài)功耗：指的是電路在輸出狀態(tài)轉(zhuǎn)換時(shí)的功耗。TTL門(mén)電路主要是靜態(tài)功耗。CMOS電路主要是動(dòng)態(tài)功耗，靜態(tài)功耗非常低。5. 延時(shí)延時(shí)功耗積功耗積 理想的數(shù)字電路和系統(tǒng)，要求它既速度高又功耗低，要實(shí)現(xiàn)這種理想狀態(tài)

7、是較難的。高速數(shù)字電路往往需要付出較大的功耗。延時(shí)功耗積，是速度功耗綜合性的指標(biāo)，用符號(hào)DP表示。 DP= tpd PD3.1 MOS邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.1.2 邏輯門(mén)電路的一般特性邏輯門(mén)電路的一般特性6. 扇入與扇出數(shù)扇入與扇出數(shù)扇入數(shù)扇入數(shù)NI：取決于邏輯門(mén)的輸入端的個(gè)數(shù)。扇出數(shù)扇出數(shù)NO：指其在正常工作情況下，所能帶同類(lèi)門(mén)電路的最大數(shù)目。(a). 帶拉電流負(fù)載扇出數(shù)NOH當(dāng)驅(qū)動(dòng)門(mén)輸出高電平高電平，將有電流IOH從驅(qū)動(dòng)門(mén)拉出拉出而流入負(fù)載門(mén)，稱(chēng)拉電流拉電流IOH 。當(dāng)負(fù)載門(mén)增加，總拉電流IOH將增加，會(huì)引起輸出高電壓VOH的降低。但不得低于輸出高

8、電平的下限值，這就限制了負(fù)載門(mén)的個(gè)數(shù)。IHOHmaxOHIIN驅(qū)動(dòng)門(mén)13.1 MOS邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.1.2 邏輯門(mén)電路的一般特性邏輯門(mén)電路的一般特性6. 扇入與扇出數(shù)扇入與扇出數(shù)扇出數(shù)NO ：指其在正常工作情況下，所能帶同類(lèi)門(mén)電路的最大數(shù)目。(b). 帶灌電流負(fù)載扇出數(shù)NOL當(dāng)驅(qū)動(dòng)門(mén)輸出低電平低電平，負(fù)載電流IOL流入流入驅(qū)動(dòng)門(mén)，稱(chēng)灌電流灌電流IOL 。當(dāng)負(fù)載門(mén)增加，總灌電流IOL將增加，將引起輸出低電壓VOL的升高。但不得超過(guò)輸出低電平上限值。這就限制了負(fù)載門(mén)個(gè)數(shù)。ILOLmaxOLIINN ,NminNOLOHO驅(qū)動(dòng)門(mén)03.1 MOS邏輯門(mén)邏

9、輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作MOS管靜態(tài)特性管靜態(tài)特性NMOS管(N溝道增強(qiáng)型)PMOS管(P溝道增強(qiáng)型)CMOS門(mén)電路：門(mén)電路：NMOS管和PMOS管共同使用構(gòu)成。開(kāi)啟電壓VT N為正值，約為15V。當(dāng)UGSVTN，NMOS管導(dǎo)通；當(dāng)UGSVTN， NMOS管截止。開(kāi)啟電壓VTP是負(fù)值，約為2 5V。當(dāng)UGSVTP，PMOS管截止。3.1.3 MOS開(kāi)關(guān)及其等效電路開(kāi)關(guān)及其等效電路GSDSDG3.1 MOS邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.1.3 MOS開(kāi)關(guān)及其等效電路開(kāi)關(guān)及其等效電路1. MOS管的開(kāi)關(guān)作用管的開(kāi)關(guān)作用MOS管作為開(kāi)關(guān)電

10、路在數(shù)字電路或系統(tǒng)中應(yīng)用廣泛。它的作用對(duì)應(yīng)于有觸點(diǎn)的開(kāi)關(guān)的“斷開(kāi)”或“閉合”。MOS管工作在可變電阻區(qū)，輸出低電平VOLMOS管截止，輸出高電平VOH當(dāng) vI VT3.1 MOS邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.1.3 MOS開(kāi)關(guān)及其等效電路開(kāi)關(guān)及其等效電路1. MOS管的開(kāi)關(guān)作用管的開(kāi)關(guān)作用當(dāng)輸入為低電平時(shí)，MOS管截止，相當(dāng)于開(kāi)關(guān)“斷開(kāi)”，輸出為高電平VOH 。當(dāng)輸入為高電平時(shí)，MOS管工作在可變電阻區(qū)，相當(dāng)于開(kāi)關(guān)“閉合”，輸出低電平VOL3.1 MOS邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作1. 工作原理工作原理CMOS反相器電路如圖。A

11、L1vIvGSNvGSPTNTPvO0V 0V5V截止導(dǎo)通5V5V5V 0V導(dǎo)通截止0VVTN = 1VVTP = -1V邏輯圖AL 邏輯表達(dá)式：3.1.4 CMOS 反相器反相器vO1001vI真值表VDD =5V ( VTN+ |VTP| )+ VGSN + VGSP 0V5V3.1 MOS邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作2. 電壓傳輸特性和電流傳輸特性電壓傳輸特性和電流傳輸特性3.1.4 CMOS 反相器反相器vO = f ( vI )iD = f ( vI )vI 1V ，AB段，TN截止，vO= 5V ，iD0 ；vI 4V ，EF段，TP截止，vO =

12、0V ，iD0 。靜態(tài)功耗低3.1 MOS邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作2. 電壓傳輸特性和電流傳輸特性電壓傳輸特性和電流傳輸特性3.1.4 CMOS 反相器反相器vO = f ( vI )iD = f ( vI )vI = 0.5VDD = 2.5V ，CD段， TN、TP都導(dǎo)通， vO= 2.5V， iD最大。 閾值電壓0.5VDD = 2.5V ，在閾值電壓附近，兩管都導(dǎo)通。3.1 MOS邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3. CMOS反相器的工作速度反相器的工作速度考慮帶電容負(fù)載的情況，如圖。當(dāng)vI =0， TN截止，TP導(dǎo)通，向

13、電容充電，由于導(dǎo)通電阻較小，充電時(shí)間常數(shù)RC小，所以速度較快。同理，可分析放電情況。在由于電路具有互補(bǔ)對(duì)稱(chēng)的性質(zhì)，它的開(kāi)通時(shí)間與關(guān)閉時(shí)間是相等的。平均延遲時(shí)間：10 ns。 3.1.4 CMOS 反相器反相器3.1 MOS邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作A B TN1 TP1 TN2 TP2L0 00 11 01 1截止導(dǎo)通 截止導(dǎo)通 導(dǎo)通導(dǎo)通導(dǎo)通截止截止導(dǎo)通截止截止截止 截止導(dǎo)通導(dǎo)通1110與非門(mén)1. CMOS 與非門(mén)與非門(mén)AB&(a)電路結(jié)構(gòu)(b)工作原理VTN = 2 VVTP = 2 V0V10V3.1.5 CMOS 邏輯門(mén)邏輯門(mén)+10V3.1 MO

14、S邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作或非門(mén)BAL2. CMOS 或非門(mén)或非門(mén)A B TN1 TP1 TN2 TP2L0 00 11 01 1截止 導(dǎo)通截止導(dǎo)通截止截止導(dǎo)通截止截止導(dǎo)通導(dǎo)通截止截止導(dǎo)通導(dǎo)通導(dǎo)通1000AB10V10VVTN = 2 VVTP = 2 V3.1.5 CMOS 邏輯門(mén)邏輯門(mén)3.1 MOS邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.1.5 CMOS 邏輯門(mén)邏輯門(mén)4. 輸入保護(hù)電路和緩沖電路輸入保護(hù)電路和緩沖電路 CMOS門(mén)電路在輸入、輸出端加了反相器作為緩沖電路，采用緩沖電路能統(tǒng)一參數(shù)，使不同內(nèi)部邏輯集成邏輯門(mén)電路具有相同的

15、輸入和輸相同的輸入和輸出特性。出特性。 應(yīng)用者關(guān)鍵是掌握邏輯門(mén)電路輸入與輸出電路輸入與輸出電路結(jié)構(gòu)。3.1 MOS邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.1.5 CMOS 邏輯門(mén)邏輯門(mén)4. 輸入保護(hù)電路和緩沖電路輸入保護(hù)電路和緩沖電路(1). 輸入端保護(hù)電路CMOS門(mén)電路輸入端是MOS管道柵極，柵極與溝道之間的SiO2層很薄，極易擊穿，因此，加保護(hù)電路。當(dāng)輸入電壓不在正常電壓范圍時(shí)，二極管導(dǎo)通，限制了+vA電容兩端電壓的增加，保護(hù)了輸入電路。(1) 0.7V vA VDD + 0.7V ，D1導(dǎo)通，D2截止，vI = VDD + 0.7V ；(3) vA 0.7V ，D

16、1截止，D2導(dǎo)通，vI =0.7V 。設(shè)二極管正向?qū)妷簽?.7V3.1 MOS邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.1.5 CMOS 邏輯門(mén)邏輯門(mén)4. 輸入保護(hù)電路和緩沖電路輸入保護(hù)電路和緩沖電路(2). CMOS邏輯門(mén)的緩沖電路 輸入、輸出端加了反相器作為緩沖電路后，基本電路的邏輯功能也發(fā)生了變化。如圖所示，基本電路是或非門(mén)，增加了緩沖器后的邏輯功能為與非功能BABAL3.1 MOS邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.1.6 CMOS漏極開(kāi)路門(mén)和三態(tài)輸出門(mén)電路漏極開(kāi)路門(mén)和三態(tài)輸出門(mén)電路1. CMOS 漏極開(kāi)路門(mén)漏極開(kāi)路門(mén) 普通CMOS

17、門(mén)電路輸出短接，在一定情況下會(huì)產(chǎn)生低阻通路，大電流有可能導(dǎo)致器件的損毀，并且無(wú)法確定輸出是高電平還是低電平。 采用漏極開(kāi)路門(mén)，可以將兩個(gè)門(mén)輸出端并聯(lián)以實(shí)現(xiàn)與邏輯功能，這種并聯(lián)實(shí)現(xiàn)的與邏輯功能稱(chēng)為線與線與。 0導(dǎo)通導(dǎo)通導(dǎo)通導(dǎo)通1截止截止截止截止 3.1 MOS邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.1.6 CMOS漏極開(kāi)路門(mén)和三態(tài)輸出門(mén)電路漏極開(kāi)路門(mén)和三態(tài)輸出門(mén)電路1. CMOS 漏極開(kāi)路門(mén)漏極開(kāi)路門(mén)(1). 漏極開(kāi)路門(mén)的結(jié)構(gòu)與邏輯符號(hào)普通與非門(mén)電路OD與非門(mén)電路電路結(jié)構(gòu) 邏輯符號(hào)(a). 工作時(shí)必須外接上拉電阻；(b). 可以實(shí)現(xiàn)線與功能;CDAB21PPLOD門(mén)標(biāo)志上

18、拉電阻P1P23.1 MOS邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作L=1時(shí)，通過(guò)RP對(duì)CL充電；時(shí)間常數(shù)RPCL。L=0時(shí)， CL通過(guò)導(dǎo)通管對(duì)電容放電；RP的值愈小，負(fù)載電容的充電時(shí)間常數(shù)亦愈小，開(kāi)關(guān)速度愈快；但功耗大，且可能使灌電流超過(guò)允許的最大值IOL(max）。RP的值愈大，可保證灌電流不超過(guò)允許的最大值IOL(max）、功耗?。坏?fù)載電容的充電時(shí)間常數(shù)亦愈大，開(kāi)關(guān)速度因而愈慢。由于RP比導(dǎo)通管電阻大，故OD門(mén)速度較低。電路帶電容負(fù)載1 1 0CL L3.1.6 CMOS漏極開(kāi)路門(mén)和三態(tài)輸出門(mén)電路漏極開(kāi)路門(mén)和三態(tài)輸出門(mén)電路1. CMOS 漏極開(kāi)路門(mén)漏極開(kāi)路門(mén)(2).

19、 上拉電阻對(duì)OD門(mén)動(dòng)態(tài)性能的影響3.1 MOS邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.1.6 CMOS漏極開(kāi)路門(mén)和三態(tài)輸出門(mén)電路漏極開(kāi)路門(mén)和三態(tài)輸出門(mén)電路1. CMOS 漏極開(kāi)路門(mén)漏極開(kāi)路門(mén)(3). 上拉電阻的計(jì)算a. RP(min)確定輸出“0”時(shí)，RP越大越好，RP最小要保證：vO VOL(max) ， 灌電流IOL IOL(max) ，最不利情況：多個(gè)OD門(mén)相連，只有一個(gè)門(mén)輸出“0”，其余輸出“1”，負(fù)載電流全部流入導(dǎo)通OD門(mén)，電路如圖。(max)OLIL(total)p(max)OLDDIIRVV-IL(total)(max)OL(max)OLDD(min)pI

20、IVVR-IILIIL(total)110IOL3.1 MOS邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.1.6 CMOS漏極開(kāi)路門(mén)和三態(tài)輸出門(mén)電路漏極開(kāi)路門(mén)和三態(tài)輸出門(mén)電路1. CMOS 漏極開(kāi)路門(mén)漏極開(kāi)路門(mén)(3). 上拉電阻的計(jì)算a. RP(max)確定輸出“1”時(shí)，RP越小越好， RP最大要保證：多個(gè)OD門(mén)相連時(shí)全部輸出“1” 時(shí)，vO VOH(min) ， 電路如圖。IIHIIH(total)111IOZ(min)OHPOZ(total)IH(total)DDVR)II (V-OZ(total)IH(total)(min)OHDD(max)pIIVVR- RRR (

21、max)pP(min)p3.1 MOS邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.1.6 CMOS漏極開(kāi)路門(mén)和三態(tài)輸出門(mén)電路漏極開(kāi)路門(mén)和三態(tài)輸出門(mén)電路2. 三態(tài)三態(tài)( TSL )輸出門(mén)電路輸出門(mén)電路三態(tài)門(mén)有3種輸出狀態(tài)：輸出高電平、輸出低電平、高阻狀態(tài)。電路圖符號(hào)三態(tài)門(mén)標(biāo)志工作原理分析EN A B C TN TP L 1 0 1 1 0 1 1 0 0 1 0 1 0 高阻1使能端01110001EN(enable)：使能端EN=1 使能；EN=0 輸出高阻邏輯功能：高電平有效的三態(tài)同相邏輯門(mén)上不著天，下不著地，懸浮狀態(tài)3.1 MOS邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)

22、院電子信息教研室制作3.1.6 CMOS漏極開(kāi)路門(mén)和三態(tài)輸出門(mén)電路漏極開(kāi)路門(mén)和三態(tài)輸出門(mén)電路2. 三態(tài)三態(tài)( TSL )輸出門(mén)電路輸出門(mén)電路三態(tài)門(mén)主要應(yīng)用于總線傳輸在總線方式時(shí)，若干三態(tài)門(mén)并聯(lián)，但在任何時(shí)刻，只能其中一個(gè)使能。圖3.1.25 邏輯功能EN1 EN2 EN3 總線 1 0 0 0 1 0 0 0 1 A1A2A3三態(tài)門(mén)也有EN=0使能的產(chǎn)品，邏輯符號(hào)如圖所示。低電平使能標(biāo)記3.1 MOS邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作計(jì)算機(jī)總線傳輸示例 若計(jì)算機(jī)要讀外設(shè)1數(shù)據(jù)，計(jì)算機(jī)輸出EN1=1、EN2=0、EN3=0，數(shù)據(jù)總線上便是外設(shè)1的數(shù)據(jù)：；然后輸入。若計(jì)算

23、機(jī)要讀外設(shè)2數(shù)據(jù)，計(jì)算機(jī)輸出EN1=0、EN2=1、EN3=0，數(shù)據(jù)總線上便是外設(shè)2的數(shù)據(jù)：；然后輸入。3.1.6 CMOS漏極開(kāi)路門(mén)和三態(tài)輸出門(mén)電路漏極開(kāi)路門(mén)和三態(tài)輸出門(mén)電路0 0 1011101010 1 001110000DATA BUS3.1 MOS邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作1. CMOS傳輸門(mén)傳輸門(mén)電路符號(hào)等效電路C在控制信號(hào)C的控制下，開(kāi)關(guān)閉合或者斷開(kāi)。3.1.7 CMOS傳輸門(mén)傳輸門(mén)(雙向模擬開(kāi)關(guān)雙向模擬開(kāi)關(guān)) 3.1 MOS邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作設(shè)TP：|VTP|=2V， TN：VTN=2VvI 的變化范圍

24、為5V到+5V。vGSN0，TP截止1). 當(dāng)C=0， C =1時(shí)令：0 = 5V， 1 = +5V3.1.7 CMOS傳輸門(mén)傳輸門(mén)(雙向模擬開(kāi)關(guān)雙向模擬開(kāi)關(guān)) 2、CMOS傳輸門(mén)電路的工作原理傳輸門(mén)電路的工作原理 +5V- -5VC- -5V+5V3.1 MOS邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作2). 當(dāng)C=1， C =0時(shí)3.1.7 CMOS傳輸門(mén)傳輸門(mén)(雙向模擬開(kāi)關(guān)雙向模擬開(kāi)關(guān)) 2、CMOS傳輸門(mén)電路的工作原理傳輸門(mén)電路的工作原理 +5V- -5V可以證明，只要 vI 變化范圍在5V到+5V之間，無(wú)論何種情況，總有一管導(dǎo)通，相當(dāng)于開(kāi)關(guān)閉合。C+5V- -5Vv

25、O= vI需要說(shuō)明的是，采用傳輸門(mén)作開(kāi)關(guān)使用時(shí)，輸入端可以是模擬電壓，但其值必須在控制信號(hào)的高、低電平之間。3.1 MOS邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.1.7 CMOS傳輸門(mén)傳輸門(mén)(雙向模擬開(kāi)關(guān)雙向模擬開(kāi)關(guān)) 3. 傳輸門(mén)的應(yīng)用傳輸門(mén)的應(yīng)用傳輸門(mén)組成的數(shù)據(jù)選擇器如圖所示。C=0，C1=1，C1=0， C2=0 ， C2=1TG1導(dǎo)通，TG2斷開(kāi)，L=X C=1，C1=0，C1=1， C2=1 ， C2=0TG1斷開(kāi)，TG2導(dǎo)通，L=Y 這是一個(gè)2選1的數(shù)據(jù)選擇器C=0， L=XC=1， L=YTG1TG2C201C2C1C1X10Y3.1 MOS邏輯門(mén)邏輯門(mén)湖

26、南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.2 TTL邏輯門(mén)邏輯門(mén)3.2.1 BJT的開(kāi)關(guān)特性的開(kāi)關(guān)特性1. BJT的開(kāi)關(guān)作用的開(kāi)關(guān)作用（BJT指雙極結(jié)型晶體管）當(dāng)vI=0V，或者vI=5V，BJT相當(dāng)于一個(gè)開(kāi)關(guān)。vI=0V，iB=0 ，iC0 ， vO= vCEVCC，c、e極之間近似于開(kāi)路,vI=5V， iCiB， vO= vCE =VCES 0.2V，c、e極之間近似于短路。ce基本的BJT反相器湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.2.1 BJT的開(kāi)關(guān)特性的開(kāi)關(guān)特性2. BJT的開(kāi)關(guān)時(shí)間的開(kāi)關(guān)時(shí)間BJT飽和與截止兩種狀態(tài)的相互轉(zhuǎn)換需要一定的時(shí)間才能完成。開(kāi)通時(shí)間to

27、n 三極管從截止到飽和所需時(shí)間。記為ton ton = td +tr td ：延遲時(shí)間 tr ：上升時(shí)間關(guān)閉時(shí)間toff 三極管從飽和到截止所需時(shí)間。記為toff toff = ts +tf ts ：存儲(chǔ)時(shí)間 tf ：下降時(shí)間開(kāi)關(guān)時(shí)間一般為納秒(10-9)數(shù)量級(jí)。3.2 TTL邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.2.2基本基本BJT反相器的動(dòng)態(tài)性能反相器的動(dòng)態(tài)性能BJT反相器的動(dòng)態(tài)性能反相器的動(dòng)態(tài)性能 當(dāng)基本BJT反相器帶電容負(fù)載CL時(shí)，CL充、放電過(guò)程均需經(jīng)歷一定的時(shí)間，必然會(huì)增加輸出電壓 vO 波形的上升時(shí)間和下降時(shí)間，導(dǎo)致其開(kāi)關(guān)速度不高。電阻電阻RC考慮：考慮

28、：. 輸出=“1”時(shí)，BJT截止，希望RC小，充電時(shí)間短，開(kāi)關(guān)速度高；. 輸出=“0”時(shí)，BJT導(dǎo)通，希望RC大，低電平更低，功耗小。于是采用BJT管取代RC，希望RC小時(shí)BJT管導(dǎo)通；希望RC大時(shí)BJT管截止，由此設(shè)計(jì)出實(shí)用型TTL門(mén)電路。 3.2 TTL邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作T3、D、T4和Rc4構(gòu)成推拉式輸出級(jí)輸出級(jí)。用于提高開(kāi)關(guān)速度和帶負(fù)載能力中間級(jí)中間級(jí)，T2和Rc2、Re2組成，從T2的集電極和發(fā)射極輸出作為T(mén)3和T4輸出級(jí)的驅(qū)動(dòng)信號(hào)；輸入級(jí) 中間級(jí)輸出級(jí) 輸入級(jí)輸入級(jí)，T1和Rb1組成。用于提高電路開(kāi)關(guān)速度3.2.3 TTL反相器的基本電路反

29、相器的基本電路1. 電路組成電路組成取代RC3.2 TTL邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.2.3 TTL反相器的基本電路反相器的基本電路2. TTL反相器的工作原理反相器的工作原理 (1).輸入為低電平(vI = 0.2 V )此種情況，UB1=0.9V為使T1集電結(jié)及T2和T3發(fā)射結(jié)同時(shí)充分導(dǎo)通，UB1應(yīng)等于2.1V。UB1=UBC1+UBE2+UBE3UB1=0.9V，T2和T3必然截止。 0.2 V0.9 V因此有：UC2=VCCURC25V。UC2使T4正向?qū)顟B(tài)。T3截止，T4導(dǎo)通， vO =UOH=UC2UBE4UD =50.70.7=3.6V。此

30、值未計(jì)入 Rc2上的壓降，所以實(shí)際的UOH小于3.6V。 IC20，Rc2的電流也很小，因而Rc2上電壓很小。3.6 V3.2 TTL邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.2.3 TTL反相器的基本電路反相器的基本電路2. TTL反相器的工作原理反相器的工作原理 (2).輸入為高電平(vI = 3.6 V )此種情況，UB1=2.1V因?yàn)門(mén)1集電結(jié)及T2、T3發(fā)射結(jié)會(huì)同時(shí)導(dǎo)通，把UB1鉗在2.1V，UB1=UBC1+UBE2+UBE3=2.1V。此時(shí)T1處于倒置放大狀態(tài)，而T2和T3處于飽和狀態(tài)。3.6 V2.1 VUC2=UCES2+UBE30.2+0.7=0.9V

31、，該電壓作用于D、T4的PN結(jié)，D和T4截止。T4截止、T3飽和，vO =UOL=UCES50.2V0.2 VvI使UB1足夠小， T4、T3 ，vO 3.6V；vI不能使UB1 2.1V，T4 、T3 ，vO 0.2V。懸空， vO =？3.2 TTL邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.2.3 TTL反相器的基本電路反相器的基本電路2. TTL反相器的工作原理反相器的工作原理 (3). 采用推拉式輸出級(jí)以提高開(kāi)關(guān)速度和帶負(fù)載能力一般TTL門(mén)電路都是推拉式輸出. T4飽和， T3截止 vO =3.6VT4飽和導(dǎo)通輸出電阻很小，帶負(fù)載能力較強(qiáng)。. T4截止， T3飽和

32、 vO =0.2V拉電流灌電流當(dāng)輸出端接有容性負(fù)載時(shí)， T4或T3飽和導(dǎo)通電阻都很小，對(duì)負(fù)載電容CL充電、放電時(shí)間常數(shù)都很小，使輸出波形上升沿、下降沿都很好。其飽和電流全部用來(lái)驅(qū)動(dòng)負(fù)載，帶負(fù)載能力也較強(qiáng)3.2 TTL邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3. TTL反相器的傳輸特性反相器的傳輸特性 . AB段， vI 0.4V，UB11.1VT2和T3截止，T4飽和；輸出高電平；. BC段， 0.4V vI 1.3V，1.1V UB12.0V T2工作在放大區(qū)， T3仍截止， vO 隨vI增大而減?。? CD段， 當(dāng)vI 進(jìn)一步增大，vO 迅速下降，. DE段，T2和T3

33、飽和，T4截止；輸出低電平；3.2.3 TTL反相器的基本電路反相器的基本電路3.2 TTL邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作 T1e e bc eeb c3.2.4 TTL邏輯門(mén)電路邏輯門(mén)電路1. 與非門(mén)電路與非門(mén)電路e1或e2=0.2V，UB1=0.9V2.1V， 則T4飽和、T3截止，vO 3.6V，任一輸入端為低電平，輸出高電平；即是與非邏輯關(guān)系。 多發(fā)射極BJT3.2 TTL邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.2.4 TTL邏輯門(mén)電路邏輯門(mén)電路2. 或或非門(mén)電路非門(mén)電路(1).若A、B均為低電平UB1A=UB1B=0.9V，T2A

34、和T2B均將截止，T3截止。 T4和D飽和，輸出為高電平。(2). 若A、B中有一個(gè)為高電平設(shè)：vA=3.6V， UB1A=2.1VT2A飽和， T3飽和， UP=0.9V， T4截止T3飽和，T4截止，輸出低電平P0.9 V0.9 V2.1 V邏輯關(guān)系是或非3.2 TTL邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.2.5 集電極開(kāi)路門(mén)和三態(tài)門(mén)電路集電極開(kāi)路門(mén)和三態(tài)門(mén)電路1. 集電極開(kāi)路集電極開(kāi)路 (OC) 門(mén)電路門(mén)電路考察集電極開(kāi)路與非門(mén)電路。一般與非門(mén)電路Rc2T2集電極開(kāi)路與非門(mén)電路RP(1). OC門(mén)與OD門(mén)一樣，只有外加上拉電阻，才能正常工作。(2).同樣可以實(shí)現(xiàn)

35、線與。21PPLP1P23.2 TTL邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.2.5 集電極開(kāi)路門(mén)和三態(tài)門(mén)電路集電極開(kāi)路門(mén)和三態(tài)門(mén)電路2. 三態(tài)三態(tài)(TSL )輸出門(mén)電路輸出門(mén)電路考察三態(tài)與非門(mén)(1). EN=1(3.6V)，使能T6飽和，T7截止，EN對(duì)T1和T4都無(wú)影響，控制信號(hào)對(duì)基本與非門(mén)無(wú)影響(2). EN=0(0.2V)，輸出高阻狀態(tài)UB1=0.9V，T2和T3截止，UB5=0.9V，T6截止T7飽和，使T4截止，T3 、T4截止，輸出高阻狀態(tài)BAL 三態(tài)與非門(mén)1基本與非門(mén)控制電路00.9 V0.9 V3.2 TTL邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電

36、子信息教研室制作3.2.6 BiCMOS門(mén)電路門(mén)電路BAF BiCMOS門(mén)電路特點(diǎn)在于采用BJT管作為CMOS電路的輸出級(jí)，結(jié)合了MOS管的功耗低和BJT速度快，驅(qū)動(dòng)能力強(qiáng)優(yōu)勢(shì)。 基本BiCMOS反相器電路如圖。電路中M1、M2的作用是加快T1和T2由飽和導(dǎo)通翻轉(zhuǎn)到截止的過(guò)程，使T1和T2的基區(qū)存儲(chǔ)電荷通過(guò)M1和M2釋放。3.2 TTL邏輯門(mén)邏輯門(mén)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作邏輯門(mén)電路結(jié)構(gòu)歸納邏輯門(mén)電路結(jié)構(gòu)歸納 對(duì)于邏輯門(mén)電路結(jié)構(gòu)，只要求掌握CMOS、TTL邏輯門(mén)電路的輸入與輸出電路結(jié)構(gòu)。 1. 輸出電路結(jié)構(gòu)輸出電路結(jié)構(gòu)CMOS、TTL門(mén)電路輸出電路都是推拉式結(jié)構(gòu)（OD、O

37、C門(mén)除外）。 上管 ，下管 ， vO = 1； 上管 ，下管 ，vO = 0； 上管 ，下管 ， 輸出高阻對(duì)于OD、OC門(mén)，沒(méi)有上管，所以必須加上拉電阻。下管 ， vO = 1；下管 ，vO = 0；vOvOCMOS門(mén)輸出電路結(jié)構(gòu)TTL門(mén)輸出電路結(jié)構(gòu)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作1. 輸入電路結(jié)構(gòu)輸入電路結(jié)構(gòu)(1). CMOS門(mén)電路輸入結(jié)構(gòu)CMOS門(mén)電路都加了反相器作為輸入緩沖電路。CMOS門(mén)電路輸入端是MOS管道柵極，柵極與溝道之間的SiO2層是絕緣的，所以輸入是高阻，輸入電流極小，功耗低；由于輸入阻抗高，容易受干擾，所以不允許其輸入端懸空。輸入高低電平判斷： vI 使TN

38、導(dǎo)通，TP截止，是高電平； vI 使TN截止，TP導(dǎo)通，是低電平；CMOS門(mén)輸入電路結(jié)構(gòu)邏輯門(mén)電路結(jié)構(gòu)歸納邏輯門(mén)電路結(jié)構(gòu)歸納湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作1. 輸入電路結(jié)構(gòu)輸入電路結(jié)構(gòu)(2). TTL門(mén)電路輸入結(jié)構(gòu)當(dāng)輸入低電平時(shí)，有電流流出；當(dāng)輸入高電平時(shí)，T1處于倒置放大狀態(tài)，有電流流入；輸入高低電平判斷：vI使UB1足夠小，則vI為低電平，這時(shí)，T4、T3 ，vO 3.6V；vI不能使UB1 2.1V，則vI為高電平，這時(shí)， T4 、T3 ，vO 0.2V。所以，懸空為高電平；輸入端通過(guò)電阻接地，由阻值確定高低電平。TTL門(mén)輸入電路結(jié)構(gòu)UB1邏輯門(mén)電路結(jié)構(gòu)歸納邏輯門(mén)電路結(jié)

39、構(gòu)歸納湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.5 邏輯描述中的幾個(gè)問(wèn)題邏輯描述中的幾個(gè)問(wèn)題3.5.1 正負(fù)邏輯問(wèn)題正負(fù)邏輯問(wèn)題1. 正負(fù)邏輯的規(guī)定正負(fù)邏輯的規(guī)定 在數(shù)字系統(tǒng)中，可以采用兩種不同的邏輯體制表示電路輸入和輸出的高、低電平。 正邏輯體制：將高電平用邏輯1表示，低電平用邏輯0表示；負(fù)邏輯體制：將高電平用邏輯0表示，低電平用邏輯1表示 。 一般情況下，都是采用正邏輯體制，本教材若無(wú)特別說(shuō)明，一律采用正邏輯。 湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.5.1 正負(fù)邏輯問(wèn)題正負(fù)邏輯問(wèn)題2. 正負(fù)邏輯等效變換正負(fù)邏輯等效變換 對(duì)于同一電路，正邏輯與負(fù)邏輯的規(guī)定不涉及到邏輯

40、電路本身的結(jié)構(gòu)與好壞，但不同的規(guī)定可以同一電路具有不同的邏輯功能。HHLHABFH LH HL HL L輸入/輸出電平關(guān)系正邏輯負(fù)邏輯1101ABF1 01 10 10 00010ABF0 10 01 01 1BAF與非與非或非或非與與或或在集成電路手冊(cè)以及各種技術(shù)書(shū)籍中，都是采用正邏輯稱(chēng)呼各種門(mén)電路。3.5 邏輯描述中的幾個(gè)問(wèn)題邏輯描述中的幾個(gè)問(wèn)題湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.5.2 門(mén)電路的等效符號(hào)及其應(yīng)用門(mén)電路的等效符號(hào)及其應(yīng)用1. 基本邏輯門(mén)電路的等效符號(hào)基本邏輯門(mén)電路的等效符號(hào) 對(duì)于同一個(gè)邏輯函數(shù)，有不同的邏輯表達(dá)式，對(duì)應(yīng)不同的電路。BABALBABALBABA

41、L與非門(mén)及等效符號(hào)如圖或非門(mén)及等效符號(hào)如圖與門(mén)及等效符號(hào)如圖或門(mén)及等效符號(hào)如圖3.5 邏輯描述中的幾個(gè)問(wèn)題邏輯描述中的幾個(gè)問(wèn)題湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.5.2 門(mén)電路的等效符號(hào)及其應(yīng)用門(mén)電路的等效符號(hào)及其應(yīng)用2. 邏輯門(mén)等效符號(hào)的應(yīng)用邏輯門(mén)等效符號(hào)的應(yīng)用 利用邏輯門(mén)等效符號(hào)，可實(shí)現(xiàn)對(duì)邏輯電路進(jìn)行變換，簡(jiǎn)化電路。CDAB電路由3個(gè)與非門(mén)(同一種類(lèi)) 實(shí)現(xiàn)邏輯功能，一片74HC00中有4個(gè)與非門(mén)，只要一片74HC00即可。ABCDABCDABCDCDAB CDABF3.5 邏輯描述中的幾個(gè)問(wèn)題邏輯描述中的幾個(gè)問(wèn)題湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.5.2

42、門(mén)電路的等效符號(hào)及其應(yīng)用門(mén)電路的等效符號(hào)及其應(yīng)用3. 邏輯門(mén)等效符號(hào)強(qiáng)調(diào)低電平有效邏輯門(mén)等效符號(hào)強(qiáng)調(diào)低電平有效有效電平概念：實(shí)際電路，特別是大規(guī)模集成電路芯片，有些輸入或者輸出可能是高電平有效，或者是低電平有效。所謂低電平有效，是指當(dāng)信號(hào)為低電平時(shí)，電路完成規(guī)定的操作； 高電平有效，是指當(dāng)信號(hào)為高電平時(shí)，電路完成規(guī)定的操作。 例如高電平有效的三態(tài)與非門(mén)，EN=1，具有與非功能，否則，輸出為高阻狀態(tài)。通常對(duì)于輸入信號(hào)，若低電平有效，輸入端加小圓圈以示強(qiáng)調(diào)。ABF&ENABF&EN高電平有效三態(tài)與非門(mén)低電平有效三態(tài)與非門(mén)低電平有效標(biāo)記3.5 邏輯描述中的幾個(gè)問(wèn)題邏輯描述中的幾個(gè)問(wèn)題

43、湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作當(dāng) ，G2門(mén)兩個(gè)輸入均有效，輸出有效，EN有效。與門(mén)，根據(jù) ， G2門(mén)是一個(gè)或門(mén)。之所以采用等效符號(hào)是強(qiáng)調(diào)低電平有效，以便理解實(shí)際電路中， RE 、AL、EN之間的邏輯關(guān)系。3.5.2 門(mén)電路的等效符號(hào)及其應(yīng)用門(mén)電路的等效符號(hào)及其應(yīng)用3. 邏輯門(mén)等效符號(hào)強(qiáng)調(diào)低電平有效邏輯門(mén)等效符號(hào)強(qiáng)調(diào)低電平有效如圖所示是一個(gè)控制數(shù)據(jù)傳輸?shù)碾娐?，其中集成芯片使能?EN 要求低電平有效，兩個(gè)控制信號(hào)：請(qǐng)求信號(hào) RE，允許信號(hào) AL， G2門(mén)是一個(gè)輸入、輸出均為低電平有效的控制電路0AL , 1RE3.5 邏輯描述中的幾個(gè)問(wèn)題邏輯描述中的幾個(gè)問(wèn)題湖南理工學(xué)院信息與通

44、信工程學(xué)院電子信息教研室制作3.5.2 門(mén)電路的等效符號(hào)及其應(yīng)用門(mén)電路的等效符號(hào)及其應(yīng)用3. 邏輯門(mén)等效符號(hào)強(qiáng)調(diào)低電平有效邏輯門(mén)等效符號(hào)強(qiáng)調(diào)低電平有效 對(duì)于上述控制數(shù)據(jù)傳輸?shù)碾娐?，如果?duì)請(qǐng)求信號(hào)，允許信號(hào) ，集成芯片的使能信號(hào)要求不同，則采用的控制電路。要求0EN0AL , 0RE要求1EN要求0EN3.5 邏輯描述中的幾個(gè)問(wèn)題邏輯描述中的幾個(gè)問(wèn)題湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.6 門(mén)電路使用中的幾個(gè)實(shí)際問(wèn)題門(mén)電路使用中的幾個(gè)實(shí)際問(wèn)題3.6.1 門(mén)電路之間接口問(wèn)題門(mén)電路之間接口問(wèn)題 在數(shù)字電路或系統(tǒng)設(shè)計(jì)中，往往將TTL和CMOS兩種器件混合使用，以滿(mǎn)足工作速度或者功耗指標(biāo)的

45、要求。由于不同器件的電壓和電流參數(shù)各不相同，因而在不同器件連接時(shí)，一般需要考慮以下因素：(1). 邏輯門(mén)電路的扇出問(wèn)題，驅(qū)動(dòng)器件必須對(duì)負(fù)載器件提供足夠大的灌電流或者拉電流。 (2).邏輯電平兼容性的問(wèn)題，驅(qū)動(dòng)器件輸出電壓必須處在負(fù)載器件所要求的輸入電壓范圍。湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.6 門(mén)電路使用中的幾個(gè)實(shí)際問(wèn)題門(mén)電路使用中的幾個(gè)實(shí)際問(wèn)題3.6.1 門(mén)電路之間接口問(wèn)題門(mén)電路之間接口問(wèn)題1).邏輯門(mén)電路的扇出問(wèn)題：驅(qū)動(dòng)器件必須對(duì)負(fù)載器件提供足夠大的灌電流或者拉電流。灌電流情況應(yīng)滿(mǎn)足：IOL(max) IIL(total)拉電流情況應(yīng)滿(mǎn)足： IOH(max) IIH(to

46、tal)74HC00驅(qū)動(dòng)門(mén)負(fù)載門(mén)IILIIL(total)0灌電流74HC00驅(qū)動(dòng)門(mén)負(fù)載門(mén)1IIHIIH(total)拉電流湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.6 門(mén)電路使用中的幾個(gè)實(shí)際問(wèn)題門(mén)電路使用中的幾個(gè)實(shí)際問(wèn)題3.6.1 門(mén)電路之間接口問(wèn)題門(mén)電路之間接口問(wèn)題2).邏輯電平兼容性的問(wèn)題：驅(qū)動(dòng)器件輸出電壓必須處在負(fù)載器件所要求的輸入電壓范圍，包括高、低電壓值。驅(qū)動(dòng)門(mén)輸出高電平應(yīng)滿(mǎn)足： VOH(min) VIH(min)驅(qū)動(dòng)門(mén)輸出低電平應(yīng)滿(mǎn)足： VOL(max) VIL(max)74HC00驅(qū)動(dòng)門(mén)負(fù)載門(mén)1 0湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.6 門(mén)電路使用中的

47、幾個(gè)實(shí)際問(wèn)題門(mén)電路使用中的幾個(gè)實(shí)際問(wèn)題3.6.1 門(mén)電路之間接口問(wèn)題門(mén)電路之間接口問(wèn)題1. CMOS門(mén)驅(qū)動(dòng)門(mén)驅(qū)動(dòng)TTL門(mén)門(mén)CMOS門(mén)(4000系列)：VOH(min)=4.9V， VOL(max) =0.1V IOL(max)=0.51mA ，IOH(max)=0.51mATTL門(mén)（74系列）： VIH(min) = 2V， VIL(max )= 0.8V IIH（max)=20A， IIL(max)= 0.4mA考慮4000系列CMOS門(mén)驅(qū)動(dòng)74系列TTL反相門(mén)VOH(min) VIH(min)VOL(max) VIL(max)IOL(max) IIL(total)IOH(max) IIH(

48、total)湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.6 門(mén)電路使用中的幾個(gè)實(shí)際問(wèn)題門(mén)電路使用中的幾個(gè)實(shí)際問(wèn)題3.6.1 門(mén)電路之間接口問(wèn)題門(mén)電路之間接口問(wèn)題例3.6.1 用一個(gè)74HC00與非門(mén)電路驅(qū)動(dòng)一個(gè)74系列TTL反相器和六個(gè)74LS系列邏輯門(mén)電路。試驗(yàn)算此時(shí)的CMOS門(mén)電路是否過(guò)載？74HC: VOH(min)=3.84V, VOL(max) =0.33V, IOL(max)=4mA , IOH(max)=4mA74系列: VIH(min) = 2V, VIL(max )=0.8V, IIH(max)=40A, IIL(max)= 1.6mA74LS: VIH(min) =

49、 2V, VIL(max )=0.8V, IIH(max)=20A, IIL(max)= 0.4mA解：邏輯電平兼容性VOH(min) VIH(min)VOL(max) VIL(max)灌電流情況應(yīng)滿(mǎn)足：IOL(max) IIL(total)IOL(max)=4mAIIL(total) =1.6mA+60.4mA=4mA拉電流情況應(yīng)滿(mǎn)足： IOH(max) IIH(total)IOH(max)=4mAIIH(total) =0.04mA+60.02mA=0.16mA灌電流情況無(wú)余量，實(shí)際應(yīng)用應(yīng)在CMOS門(mén)后加一個(gè)TTL同相緩沖器。湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.6 門(mén)電路使

50、用中的幾個(gè)實(shí)際問(wèn)題門(mén)電路使用中的幾個(gè)實(shí)際問(wèn)題例3.6.1 用一個(gè)74HC00與非門(mén)電路驅(qū)動(dòng)一個(gè)74系列TTL反相器和六個(gè)74LS系列邏輯門(mén)電路。試驗(yàn)算此時(shí)的CMOS門(mén)電路是否過(guò)載？灌電流情況無(wú)余量，實(shí)際應(yīng)用應(yīng)在CMOS門(mén)后加一個(gè)TTL同相緩沖器。74HC007404TTL同相緩沖器3.6.1 門(mén)電路之間接口問(wèn)題門(mén)電路之間接口問(wèn)題IOL(max)=4mAIOL(max)=8mA湖南理工學(xué)院信息與通信工程學(xué)院電子信息教研室制作3.6 門(mén)電路使用中的幾個(gè)實(shí)際問(wèn)題門(mén)電路使用中的幾個(gè)實(shí)際問(wèn)題3.6.1 門(mén)電路之間接口問(wèn)題門(mén)電路之間接口問(wèn)題2. TTL門(mén)驅(qū)動(dòng)門(mén)驅(qū)動(dòng)CMOS門(mén)門(mén)TTL驅(qū)動(dòng)74HC序列CMOS時(shí)，高電平參數(shù)不兼容，需另加接口電路。74LS系列：VOH(min)=2.7V， 74HC系列： VIH(min) = 3.5V不滿(mǎn)足：VOH(min) VIH(min) 常采用的方法，加上拉電阻。IIHIOZIOZ為T(mén)TL電路T3截止時(shí)電流IIH為流入CMOS電路電流從附錄A可知，TTL驅(qū)動(dòng)74HCT序列CMOS時(shí)，參數(shù)兼容，不需另加接口電路，因此，也常用常用74HCT 作接口電路作接口電路，省去