深亞微米下低功耗設(shè)計方法

1、深亞微米下低功耗設(shè)計方法1. 低功耗設(shè)計研究的背景和意義自從晶體管的發(fā)明以來，集成電路的發(fā)展經(jīng)歷了從手工設(shè)計階段、小規(guī)模集成電路設(shè)計階段、大規(guī)模集成電路設(shè)計階段以及現(xiàn)在的超大規(guī)模集成電路的設(shè)計階段。特征尺寸的不斷縮小可以使得單個片上系統(tǒng)可以集成更多的晶體管. 特征尺寸的發(fā)展經(jīng)歷了0.35um到0.18um的深亞微米階段以及90nm、65nm、40nm、28nm、的超深亞微米階段。如今設(shè)計的芯片需要處理的數(shù)據(jù)量是巨大的，處理速度己達到的GHz水平, 處理器的處理速度和處理數(shù)據(jù)的能力都得到了很大的提高,單個芯片上集成的晶體管數(shù)目已經(jīng)達到上億級別。這些晶體管在單個芯片上按照GHz的頻率運行時會產(chǎn)生大

2、量功耗，以前設(shè)計的芯片只考慮芯片的時序和面積方面，而很少考慮功耗的因素，超深亞微米下，閾值電壓也隨之降低，導(dǎo)致亞閾值電流也隨之增大，如下靜態(tài)泄漏功耗可以達到動態(tài)功耗的水平。因而，功耗已經(jīng)成為制約芯片朝著高速、高集成度方向發(fā)展的重要因素，功耗的大量增加會導(dǎo)致芯片工作狀況的下降，影響芯片的質(zhì)量，低功耗設(shè)計技術(shù)應(yīng)運而生，成為集成電路設(shè)計工程師所必須掌握的設(shè)計技術(shù)。2. 低功耗技術(shù)的研究情況低功耗設(shè)計技術(shù)要求在設(shè)計的初期就要將功耗考慮為設(shè)計的約束之一。常用的低功耗技術(shù)包括：門控時鐘降低動態(tài)功耗的技術(shù)、多閾值電壓優(yōu)化降低靜態(tài)功耗的技術(shù)、多電壓設(shè)計降低動態(tài)功耗的技術(shù)、變閾值電壓降低靜態(tài)功耗的技術(shù)以及門控電

3、源降低靜態(tài)功耗的技術(shù)。下表1列出了低功耗幾種方法的比較，以下所示的低功耗設(shè)計技術(shù)分別應(yīng)用于設(shè)計的不同階段進行，這些低功耗技術(shù)主要圍繞電源電壓、閾值電壓以及頻率等方面來降低功耗，反映了不同低功耗方法的動態(tài)靜態(tài)功耗優(yōu)化和面積、實現(xiàn)等參數(shù)的對比。設(shè)計的不同階段按照不同的抽象層次，可以分為工藝級、電路級、門級、寄存器傳輸級、體系結(jié)構(gòu)級以及系統(tǒng)級等設(shè)計層次上進行功耗的降低。一般抽象的層次越高所能降低的功耗越多，系統(tǒng)級所能降低的功耗是最多的，但同時實現(xiàn)的難度也是比較大的。表格 1 幾種低功耗方法比較影響低功耗設(shè)計方法靜態(tài)功耗動態(tài)功耗時序犧牲面積犧牲對實現(xiàn)方法的影響架構(gòu)設(shè)計驗證實現(xiàn)多閾值優(yōu)化6倍0少少無低無

4、低門控時鐘020%一些少無低低中等多電源電壓設(shè)計2倍40%-50%一些少高中等中等高電源門控10-50倍0一些一些高高高高動態(tài)電壓頻率調(diào)節(jié)技術(shù)2-3倍40%-70%一些一些高高高高3. 深亞微米下電路功耗的來源3.1. 動態(tài)功耗動態(tài)功耗主要包括開關(guān)功耗和內(nèi)部功耗。開關(guān)功耗為電路結(jié)點翻轉(zhuǎn)的時候向各個電路結(jié)點電容充電或者放電時所產(chǎn)生的功耗，其為動態(tài)功耗的主要來源。對于較大尺寸工藝下，開關(guān)功耗被認(rèn)為是主要功耗來源。內(nèi)部功耗是指在器件內(nèi)部消耗的功耗，包括內(nèi)部短路功耗和內(nèi)部開關(guān)功耗。內(nèi)部短路功耗為內(nèi)部功耗的主要部分。內(nèi)部短路功耗是指管和管由于同時導(dǎo)通而消耗的功耗。3.2. 靜態(tài)功耗圖 1靜態(tài)功耗來源靜態(tài)

5、功耗是指電路處于等待或不工作狀態(tài)時泄露電流所產(chǎn)生的功耗。主要包括亞閾值漏電流功耗、反向偏置的二極管泄漏電流、CMOS門柵感應(yīng)漏極泄漏電流和CMOS管柵極泄漏電流，具體如圖1所示。4. 低功耗設(shè)計方法分析4.1. 制造工藝級低功耗方法晶體管尺寸的減少提高了系統(tǒng)的集成度，降低了供電電壓，減小了芯片內(nèi)部的寄生電容，從而有效的減少了芯片的動態(tài)功耗。但是為了滿足電路的性能，閾值電壓隨著供電電壓的下降而下降，靜態(tài)功耗反而增加，為了降低靜態(tài)功耗，開發(fā)出了多閾值電壓的庫，在不影響芯片性能的前提下盡量降低靜態(tài)功耗。還有采用變閾值電壓工藝，利用CMOS電路的襯底偏置效應(yīng)動態(tài)的改變器件的閾值電壓，從而可以節(jié)省芯片的

6、靜態(tài)功耗。近年來，采用銅互連技術(shù)和低介質(zhì)常數(shù)減少了互連線的電阻和寄生電容，在柵極方面，采用高介電常數(shù)取代二氧化硅和采用金屬柵極取代多晶硅柵極，降低了柵極的電阻和寄生電容，降低了柵極的漏電流。另外利用倒裝芯片技術(shù)等封裝連接技術(shù)可以大大減小I/O口的靜態(tài)功耗。4.2. 電路級的低功耗方法4.2.1. 多電源電壓技術(shù)對于一個設(shè)計可以分為不同的區(qū)域，不同的區(qū)域提供不同的供電電壓，如可以將一個設(shè)計劃分為存儲器模塊、嵌入式處理器模塊以及其它的邏輯模塊。這樣不同的模塊根據(jù)性能的要求不同可以使用不同的供電電壓，從而可以有效的降低芯片的動態(tài)功耗。需要提供電平轉(zhuǎn)換單元（Level Shifted）用于不同的電壓域

7、（Power Domin）之間進行信號的傳遞，包括從低電壓域的信號傳遞到高電壓域的電平轉(zhuǎn)化單元和從高電壓域的信號傳遞到低電壓域的電平轉(zhuǎn)化單元。4.2.2. 路徑平衡技術(shù)在組合邏輯電路中，對于一個邏輯門來說其多個輸入端的信號到達時間由于路徑延時的不同而不同，這樣會產(chǎn)生所謂的競爭冒險現(xiàn)象，即在邏輯門的輸出為穩(wěn)定的邏輯值之前會有毛刺產(chǎn)生。毛剌為短暫的跳變信號，對于同歩電路來說只要毛刺不出現(xiàn)在時鐘電路上并且滿足建立和保持時間就不會對同歩電路的邏輯功能造成影響，但是毛刺的出現(xiàn)會增加電路的跳變次數(shù)從而增加電路的動態(tài)功耗。通過采用路徑平衡的技術(shù)使得到達邏輯門的信號之間的延時一致從而減少毛刺的產(chǎn)生，減少了電路

8、的翻轉(zhuǎn)率，從而降低了電路的動態(tài)功耗。常見的路徑平衡技術(shù)如減少路徑的延遲級數(shù)，使得路徑級數(shù)相一致，從而使得信號的延時一致。4.3. 門級低功耗技術(shù)4.3.1. 門級電路的功耗優(yōu)化門級電路的功耗優(yōu)化主要用在后端布局布線的歩驟中，用于對己經(jīng)映射過的門級網(wǎng)表所進行的優(yōu)化。比如改變邏輯門的驅(qū)動能力，交換引腳、技術(shù)映射、相位分配、插入緩沖器等方法。4.3.2. 多閾值電壓功耗技術(shù)隨著工藝的減小，電源電壓，工藝尺寸等都按照比例縮小，閾值電壓的降低會導(dǎo)致漏電流增大，電路的靜態(tài)功耗增大，所以在深亞微米下工藝廠商提供多閾值電壓庫的方法減小功耗。低閾值電壓的單元庫具有高的靜態(tài)漏電流，但速度快；高閾值電壓的単元庫具有

9、低的泄漏電流，但速度慢；標(biāo)準(zhǔn)閾值的電壓庫是泄漏電流和閾值電壓的折中。在邏輯綜合和后端布局布線的過程中，我們采用多閾值電壓的優(yōu)化方法，在關(guān)鍵路徑上采用標(biāo)準(zhǔn)閾值的電壓庫和低閾值的電壓庫盡量滿足芯片速度的要求，而在非關(guān)鍵路徑有時序余量的情況下盡量采用高閾值的電壓庫。4.4. 寄存器傳輸級（RTL）的低功耗設(shè)計RTL級的低功耗技術(shù)主要用于降低芯片的動態(tài)功耗，其主要的貢獻為降低電路結(jié)點的翻轉(zhuǎn)率，從而降低電路的動態(tài)功耗。由于時序電路是基于觸發(fā)器來實現(xiàn)的，而觸發(fā)器的運行是通過時鐘信號的翻轉(zhuǎn)來控制的。時鐘網(wǎng)絡(luò)的周期性的翻轉(zhuǎn)同時時鐘網(wǎng)絡(luò)龐大的負(fù)載導(dǎo)致了時鐘網(wǎng)絡(luò)的功耗占據(jù)了芯片動態(tài)功耗的大部分。門控時鐘的技術(shù)可以

10、控制觸發(fā)器的時鐘的關(guān)斷，即將空閑的寄存器的時鐘關(guān)斷，從而減少時鐘網(wǎng)絡(luò)的翻轉(zhuǎn)以及寄存器的工作。如圖為一個插入門控時鐘的電路。圖 2 門控時鐘低功耗設(shè)計方法4.5. 體系結(jié)構(gòu)級的低功耗設(shè)計體系結(jié)構(gòu)級的低功耗技術(shù)是在確定電路實現(xiàn)方案的時候需要考慮電路的功耗，設(shè)計出的電路在面積、速度方面會有所犧牲，但電路的功耗可以大大的得到降低，常見的結(jié)構(gòu)體系功耗技術(shù)主要包括并行結(jié)構(gòu)和流水線結(jié)構(gòu)這兩種常見的降低功耗的技術(shù)。4.5.1. 并行結(jié)構(gòu)低功耗技術(shù)并行結(jié)構(gòu)是指將原來一條數(shù)據(jù)通路的工作分解為在兩條通路上完成，如將一個功能模塊復(fù)制為兩個模塊，這樣兩個模塊同時并行的工作，大大提高了數(shù)據(jù)的吞吐容量，若保持原來的吞吐容量

11、不變，則每個模塊的工作頻率可以降為原來的一半，同時由于工作電壓與工作頻率的線性關(guān)系可以在降低工作頻率的同時降低電路的工作電壓。4.5.2. 流水線結(jié)構(gòu)的低功耗設(shè)計流水線結(jié)構(gòu)就是通過插入寄存器來降低組合邏輯的長度，實質(zhì)上也是一種并行的結(jié)構(gòu)，將指令劃分為多個歩驟，充分利用每個時鐘周期從而可以并行的處理多條指令，從而在保持吞吐量的前提下可以降低電源電壓達到降低功耗的目的。4.6. 系統(tǒng)級低功耗設(shè)計方法在越高的層次上采取降低功耗的技術(shù)降低的功耗越多，系統(tǒng)級為降低功耗最高的層次，因而可以降低更多的功耗，但控制更加的復(fù)雜。這個層次上可以降低的功耗包括靜態(tài)功耗的降低和動態(tài)功耗的降低。系統(tǒng)級的低功耗技術(shù)主要包

12、括動態(tài)電源管理（DPM），和動態(tài)電壓調(diào)節(jié)（DVS），DPM技術(shù)的實質(zhì)是根據(jù)系統(tǒng)工作負(fù)載的變化情況，有選擇的將系統(tǒng)資源設(shè)置為低功耗模式，從而達到降低系統(tǒng)能耗的目的。DVS技術(shù)是根據(jù)工作負(fù)載的變化動態(tài)的調(diào)整電源電壓的大小，而不是將模塊的電壓劃分為一個確定的數(shù)值，因而，技術(shù)應(yīng)用于對任務(wù)實時性要求比較高的系統(tǒng)中，具有很大的靈活性。5. 總結(jié)綜上，可以從制造工藝級、電路級、門級、級、體系結(jié)構(gòu)級、系統(tǒng)級等抽象層次上去降低系統(tǒng)的功耗，抽象的層次越高降低的功耗越多。其中，門控時鐘技術(shù)、多閨值電壓優(yōu)化技術(shù)、多電源電壓技術(shù)、電源門控技術(shù)等為常見的具體的降低動態(tài)功耗和靜態(tài)功耗的技術(shù)。并且一些EDA公司在IC設(shè)計工具中集成了相應(yīng)的低功耗方法，并形成了如UPF等通用的低功耗標(biāo)準(zhǔn)，方便用戶設(shè)計低功耗芯片。參考文獻：1張智勝.SoC低功耗技術(shù)的研究及在物理設(shè)計中的應(yīng)用D.安徽大學(xué),2012