功率MOSFET并聯(lián)均流問(wèn)題研究

1、功率MOSFET并聯(lián)均流問(wèn)題研究        摘要：對(duì)頻率為MHz級(jí)情況下功率MOSFET并聯(lián)均流問(wèn)題進(jìn)行了研究，詳細(xì)分析了影響功率MOSFET并聯(lián)均流諸因素。通過(guò)Q軌跡把器件參數(shù)和外圍電路聯(lián)系起來(lái)，得出較大的Q值和適當(dāng)?shù)腖s/Lx有利于并聯(lián)均流。大量的仿真和小功率實(shí)驗(yàn)結(jié)果均表明該方法的正確性。    關(guān)鍵詞：功率MOSFETS；多管并聯(lián)；高頻；Q軌跡引言隨著電力電子技術(shù)的迅速發(fā)展，功率MOSFET以其高頻性能好、開(kāi)關(guān)損耗小、輸入阻抗高、驅(qū)動(dòng)功率小、驅(qū)動(dòng)電路簡(jiǎn)單等優(yōu)點(diǎn)在高頻感應(yīng)加熱電源中得到了

2、廣泛的應(yīng)用。但是，功率MOSFET容量的有限也成了亟待解決的問(wèn)題。從理論上講，功率MOSFET的擴(kuò)容可以通過(guò)串聯(lián)和并聯(lián)兩種方法來(lái)實(shí)現(xiàn)，實(shí)際使用中考慮到其導(dǎo)通電阻RDS(on)具有正溫度系數(shù)的特點(diǎn)，多采用多管并聯(lián)來(lái)增加其功率傳導(dǎo)能力。1 影響功率MOSFET并聯(lián)均流的因素在功率MOSFET多管并聯(lián)時(shí)，器件內(nèi)部參數(shù)的微小差異就會(huì)引起并聯(lián)各支路電流的不平衡而導(dǎo)致單管過(guò)流損壞，嚴(yán)重情況下會(huì)破壞整個(gè)逆變裝置。影響并聯(lián)均流的因素包括內(nèi)部參數(shù)和外圍線路參數(shù)。    1.1 內(nèi)部參數(shù)對(duì)并聯(lián)均流的影響影響功率MOSFET并聯(lián)均流的內(nèi)部參數(shù)主要有閾值電壓VTH、導(dǎo)通電阻RDS(on)

3、、極間電容、跨導(dǎo)gm等。內(nèi)部參數(shù)差異會(huì)引起動(dòng)態(tài)和靜態(tài)不均流。因此，要盡量選取同型號(hào)、同批次并且內(nèi)部參數(shù)分散性較小的MOSFET加以并聯(lián)。1.2 外圍線路參數(shù)對(duì)并聯(lián)特性的影響MOSFET并聯(lián)應(yīng)用時(shí)，除內(nèi)部參數(shù)外，電路布局也是一個(gè)關(guān)鍵性的問(wèn)題。在頻率高達(dá)MHz級(jí)情況下，線路雜散電感的影響不容忽視，引線所處電路位置的不同以及長(zhǎng)度的很小變化都會(huì)影響并聯(lián)開(kāi)關(guān)器件的性能。影響功率MOSFET并聯(lián)均流的外電路2參數(shù)主要包括：柵極去耦電阻Rg、柵極引線電感Lg、源極引線電感Ls、漏極引線電感Ld等。在多管并聯(lián)時(shí)一定要盡量使并聯(lián)各支路的Rg及對(duì)應(yīng)的各引線長(zhǎng)度相同。2 Q值對(duì)并聯(lián)均流的影響在此引入Q軌跡3把器件內(nèi)

4、部參數(shù)同其外圍線路聯(lián)系起來(lái)，分析線路中各種寄生因素對(duì)并聯(lián)均流的影響。當(dāng)N個(gè)功率MOSFET并聯(lián)工作時(shí)，假設(shè)各支路的Rg完全相同，柵漏源極連線長(zhǎng)度也各自相同。定義Q值如式（1）。Q=IGLx    （1）式中：IG為工作區(qū)內(nèi)的平均柵極電流；Lx=Lss1Lss2Ld/N其中Lss1及Lss2為外圍線路電感。2.1 Q值對(duì)器件工作狀態(tài)的影響不同Q值下IRF150開(kāi)通和關(guān)斷時(shí)漏電流iD和漏源電壓vDS曲線如圖1中實(shí)線所示。而在Q=Q2，Ls/Lx不同時(shí)，器件開(kāi)關(guān)時(shí)iD與vDS波形如圖1中虛線所示。    從圖1中實(shí)線可以看出，Q值越大，換向

5、時(shí)間越短，開(kāi)通損耗越低但關(guān)斷損耗增大；從圖1中虛線可以看出在線路中引入源極電感，器件的開(kāi)關(guān)軌跡發(fā)生很大變化，開(kāi)通損耗增加而關(guān)斷損耗減小。在高頻情況下，器件的開(kāi)關(guān)時(shí)間和開(kāi)關(guān)損耗對(duì)整個(gè)系統(tǒng)效率的提高至關(guān)重要。從上面的分析可知器件理想的工作條件應(yīng)該是在相對(duì)較高的Q值下。以下基于不同Q值，通過(guò)仿真軟件PSPICE分析外圍線路中各種寄生參數(shù)對(duì)并聯(lián)均流的影響。    2.2 Q值對(duì)雙管并聯(lián)均流影響的仿真分析雙管并聯(lián)電路如圖2所示。選用APT公司生產(chǎn)的APT6013LLL做為開(kāi)關(guān)器件,其最高耐壓為600V，最大連續(xù)漏電流為43A，輸入電容Ciss=5696pF，td(on)=1

6、1ns，tr=14ns，td(off)=27ns，tf=8ns，閾值電壓平均值為4V；驅(qū)動(dòng)信號(hào)vgs是幅值為15V頻率為1MHz，占空比為50的方波信號(hào)；外接直流電源VDD=100V；負(fù)載R為2的無(wú)感電阻；D為續(xù)流二極管；Lg1=Lg2=Lg，Ld1=Ld2=Ld，Ls1=Ls2=Ls，分別為柵漏源極引線電感，Rg1=Rg2=Rg是柵極去耦電阻?？紤]到實(shí)驗(yàn)中多用短而粗的雙股絞線來(lái)減小線路寄生電感，所以，仿真時(shí)定義電路中的寄生電感Ld=Lg=Ls=10nH，負(fù)載寄生電感L=100nH。仿真情況如下。1）閾值電壓Vth相差0.7V，Rg=5和Rg=10(即Q1<Q2)，其它參數(shù)均一致情況下，

7、并聯(lián)兩管的漏電流ID波形如圖3所示。< FONT>從圖3可以看出，并聯(lián)兩管的閾值電壓不同會(huì)引起兩管不均流，Q值較大時(shí)均流特性比較好。2）閾值電壓Vth相差0.7V，Rg=5，Ls分別為22.5nH和5nH，其它參數(shù)均一致情況下,漏電流iD波形如圖4所示。    從圖4可以看出，引入源極電感Ls，并聯(lián)不均流得到改善，但Ls越大器件關(guān)斷時(shí)間越長(zhǎng)。在設(shè)計(jì)中，并聯(lián)器件源極電感保持一致是必須的，尋找最優(yōu)的Ls（即Ls/Lx）使得并聯(lián)均流特性最好。表1為閾值電壓Vth相差10，其它參數(shù)均一致情況下，分別取不同Q和Ls/Lx，器件開(kāi)通和關(guān)斷過(guò)程中電流不均衡的仿真分析

8、結(jié)果。其中i=iD1iD2，為并聯(lián)兩管漏電流相差最大處的差值。由表1可以看出，當(dāng)Ls/Lx=25，Q=Q2時(shí)，開(kāi)通和關(guān)斷過(guò)程器件的均流特性相對(duì)最好。表1 內(nèi)部特性參數(shù)不一致下，Q和Ls/Lx不同對(duì)器件動(dòng)態(tài)電流分布的影響（Ls/Lx）/ 導(dǎo)通期間i/A 開(kāi)通過(guò)程i/A 關(guān)斷過(guò)程i/A Q1 Q2 Q1 Q2 Q1 Q2 5 1.33 1.01 3.88 2.75 7.26 5.93 10 1.25 0.81 3.01 1.99 6.48 5.33 25 1.16 0.67 2.56 1.44 4.52 3.65 30 1.34 0.84 2.63 1.64 4.61 3.88 3 實(shí)驗(yàn)驗(yàn)證實(shí)驗(yàn)線

9、路同圖2，線路布局完全對(duì)稱，實(shí)驗(yàn)采用IRFP450做為開(kāi)關(guān)管，其基本特性參數(shù)：VDSS=500V，RDS(on)=0.4，iD=14A，Crss=340pF，Ciss=2600pF，直流電壓是經(jīng)過(guò)三相整流輸出的VDD=95V，R1=50，驅(qū)動(dòng)電壓幅值為15V，占空比為65頻率約為1MHz。實(shí)驗(yàn)情況如下。1）Rg=8.5，未采取任何均流措施情況下，隨機(jī)取兩個(gè)MOSFET并聯(lián)運(yùn)行時(shí)，漏極電流iD波形如圖5所示。從圖5可以看出，在同一驅(qū)動(dòng)信號(hào)作用下，由于并聯(lián)兩管內(nèi)部參數(shù)存在差異，導(dǎo)致了電流的不均衡和開(kāi)關(guān)時(shí)間的不同時(shí)，使兩管承受的通斷損耗也出現(xiàn)較大差異，極有可能會(huì)造成開(kāi)關(guān)過(guò)程中單管負(fù)擔(dān)過(guò)重，以致電流過(guò)

10、載而燒損。    2）使Rg=10.0，其它條件不變，漏極電流iD波形如圖6所示。調(diào)節(jié)柵極去耦電阻RG相當(dāng)于調(diào)節(jié)柵極平均電流IG的大小。由圖6可知，增大RG引起功率MOSFET輸入電容的充、放電速度減慢，加劇了兩管并聯(lián)應(yīng)用時(shí)動(dòng)態(tài)電流的不均衡。因此，在保證柵極去耦的前提下，Rg應(yīng)盡可能地小。3）Rg=8.5，適當(dāng)增大Ls，且使Ls1=Ls2時(shí)，漏極電流iD波形如圖7所示。由圖7可知，引入適當(dāng)大小的源極電感，當(dāng)電流突變時(shí)，在電感上會(huì)引起附加的di/dt，它能夠通過(guò)調(diào)整器件的柵極電壓阻止動(dòng)態(tài)電流的進(jìn)一步不均衡，大大改善了并聯(lián)兩管的動(dòng)態(tài)均流特性。然而，這種方法增加了器件開(kāi)關(guān)時(shí)的損耗，而且源極電感過(guò)大會(huì)引起器件的開(kāi)關(guān)時(shí)間過(guò)長(zhǎng)而不利于高頻使用。因此，多管并聯(lián)時(shí)可以引入適當(dāng)?shù)脑礃O電感，又不宜太大。4 結(jié)語(yǔ)當(dāng)功率MOSFET多管并聯(lián)時(shí)，最根本的方法是選用內(nèi)部參數(shù)完全一致的進(jìn)行并聯(lián)，通過(guò)緊密布局和器件的對(duì)稱布局來(lái)減少雜散電感，消除寄生振蕩。在實(shí)際使用中為了最大限度地