基于CPLD的頻率計設計說明

1、 . . . 編號本科生畢業(yè)設計本科生畢業(yè)設計基于基于 CPLDCPLD 的頻率計設計的頻率計設計DesignDesign ofof thethe FrequencyFrequency MeterMeter basedbased onon CPLDCPLD學學 生生 姓姓 名名專專 業(yè)業(yè)學學 號號指指 導導 教教 師師學學 院院二二一三年六月一三年六月 . . . 1 / 53畢業(yè)設計（論文）原創(chuàng)承諾書畢業(yè)設計（論文）原創(chuàng)承諾書1本人承諾：所呈交的畢業(yè)設計（論文） 基于 CPLD 的頻率計設計 ，是認真學習理解學校的理工大學本科畢業(yè)設計（論文）工作條例后，在教師的指導下，保質(zhì)保量獨立地完成了任

2、務書中規(guī)定的容，不弄虛作假，不抄襲別人的工作容。2本人在畢業(yè)設計（論文）中引用他人的觀點和研究成果，均在文中加以注釋或以參考文獻形式列出，對本文的研究工作做出重要貢獻的個人和集體均已在文中注明。3在畢業(yè)設計（論文）中對侵犯任何方面知識產(chǎn)權(quán)的行為，由本人承擔相應的法律責任。4本人完全了解學校關(guān)于保存、使用畢業(yè)設計（論文）的規(guī)定，即：按照學校要求提交論文和相關(guān)材料的印刷本和電子版本；同意學校保留畢業(yè)設計（論文）的復印件和電子版本，允許被查閱和借閱；學?？梢圆捎糜坝?、縮印或其他復制手段保存畢業(yè)設計（論文） ，可以公布其中的全部或部分容。以上承諾的法律結(jié)果將完全由本人承擔！作 者 簽 名： 年 月日

3、. . . 摘摘 要要頻率測量是電子測量領(lǐng)域最基本也是最重要的測量之一。但基于傳統(tǒng)測頻原理的頻率計在測頻時測量精度將隨被測信號頻率的下降而降低，在實用中有較大的局限性。因此，本文提出了一種基于 CPLD 的數(shù)字頻率計的設計方法。該設計電路簡潔，軟件潛力得到充分挖掘，低頻段測量精度高，有效防止了干擾的侵入，把 CPLD 具有的編程靈活，適用圍寬，價格大眾化等優(yōu)點用于實現(xiàn)頻率計的設計。該頻率計采用先進的 EDA 技術(shù)與自上而下的設計，使用流行的 VHDL語言編程，并在 Max+plusII 軟件平臺上進行編譯仿真。經(jīng)過硬件調(diào)試和軟件仿真后結(jié)果證明此設計方案符合畢設要求和技術(shù)參數(shù)。關(guān)鍵詞：頻率計 E

4、DA 技術(shù) CPLD . . . II / 53ABSTRACTABSTRACTFrequency measurement is the most basic electronic and also one of the mostimportant measure in the measurement field. But the accuracy of frequency meter which is based on the traditional principlewill vary depending on the measured signal frequency and the l

5、ower, has great limitations in the practicalin frequencymeasurement.Therefore, this article puts forward a design method of digital frequency meter based on CPLD. The advantage such as the CPLD programming flexibility, wide applicable scope, and the popular price etc, are used to implement the frequ

6、ency meter design by the simple circuit design, the fully excavate of software potential, the precision in low frequency measurement, and the effectively prevent of the invasion of the interference. The frequency meter design which is from top to bottom adopts the advanced EDA technology and popular

7、 VHDL language programming, and compiling on Max + plusII software platform simulation.KeyKey wordswords: frequency meter; EDA; CPLD . . . I / 53目目 錄錄摘要 IABSTRACTII第 1 章緒論 11.1 背景 11.2 頻率計設計的目的和意義 11.3 論文所做的工作與研究容 2第 2 章設計環(huán)境介紹 32.1 EDA 技術(shù)的發(fā)展與 VHDL 簡介 32.1.1 EDA 技術(shù)的發(fā)展 32.1.2 VHDL 簡介 32.1.3 CPLD 器件與其特

8、點 42.2 基于 EDA 的 CPLD/FPGA 設計流程 42.2.1 設計輸入 42.2.2 綜合 52.2.3 適配 52.2.4 時序仿真與功能仿真 52.2.5 編程下載 52.2.6 硬件測試 52.3 MAX+PLUS開發(fā)工具 62.3.1 Max+Plus開發(fā)系統(tǒng)的特點 62.3.2 Max+Plus的功能 62.3.3 Max+Plus的設計過程 6第 3 章頻率計的設計原理與方案 83.1 頻率計的設計原理 83.1.1 直接測頻法原理 93.1.2 等精度測頻法原理 93.2 頻率計的設計方案 103.2.1 基于直接測頻法的設計方案 103.2.2 基于等精度測頻法的

9、設計方案 11第 4 章頻率計硬件與軟件 144.1 頻率計硬件 144.1.1 電源部分 144.1.2 整形部分 15 . . . II / 534.1.3 CPLD 芯片 154.1.4 顯示部分 164.1.5 鍵盤部分 174.2 頻率計軟件 184.2.1 分頻器模塊 184.2.2 閘門定時模塊 194.2.3 測頻控制信號發(fā)生器模塊 204.2.4 計數(shù)器模塊 224.2.5 鎖存器模塊 234.2.6 顯示模塊 24第 5 章調(diào)試 255.1 硬件調(diào)試 255.1.1 靜態(tài)調(diào)試 255.1.2 連機仿真、在線動態(tài)調(diào)試 255.2 軟件調(diào)試 26參考文獻 28致 29附錄 1

10、設計源程序 30直接測頻法 30等精度測頻法 33附錄 2 電路圖 44基于 CPLD 的頻率計頂層電路設計圖（1）-直接測頻法 44基于 CPLD 的頻率計頂層電路設計圖（2）-等精度測頻法 45基于 CPLD 的頻率計硬件電路設計圖（3）-直接測頻法 46基于 CPLD 的頻率計硬件電路設計圖（4）-等精度測頻法 47 . . . 1 / 53第第1 1章章 緒論緒論1.11.1 背景背景20世紀后期，隨著信息技術(shù)、電子技術(shù)的飛速發(fā)展，現(xiàn)代電子產(chǎn)品幾乎滲透了社會的各個領(lǐng)域，有力地推動了社會信息化程度的大大提高和社會生產(chǎn)力的發(fā)展。微電子技術(shù)的進步使集成電路設計在不斷地向超大規(guī)模、極低功耗和超

11、高速的方向發(fā)展，在功能上，現(xiàn)代集成電路已能實現(xiàn)單片電子系統(tǒng)SOC（System on chip）的功能。 進入九十年代后，復雜可編程邏輯器件（Complex Programmable Logic Device）已經(jīng)成為ASIC的主流產(chǎn)品，在整個ASIC市場占有了較大的份額。它們一般具有可重編程特性，實現(xiàn)的工藝有EPROM技術(shù)、閃爍EPROM技術(shù)和EPROM技術(shù)，可用固定長度的金屬線實現(xiàn)邏輯單元之間的互連。這種連續(xù)式結(jié)構(gòu)能夠方便地預測設計的時序，同時保證了CPLD的高速性能。CPLD的集成度一般可達數(shù)千甚至數(shù)萬門，能夠?qū)崿F(xiàn)較大規(guī)模的電路集成。電子設計自動化（Electronics Design

12、Automation，EDA）技術(shù)是一種以計算機為工作平臺，以EDA軟件工具為開發(fā)環(huán)境，以硬件描述語言和電路圖描述為設計入口，以可編程邏輯器件為實驗載體，以ASIC(Application Specific Integrated Circuit)、SOC(System On Chip)和SOPC（System On Programmable Chip）嵌入式系統(tǒng)為設計目標，以數(shù)字系統(tǒng)設計為應用方向的電子產(chǎn)品自動化設計技術(shù)。EDA技術(shù)在硬件實現(xiàn)方面融合了大規(guī)模集成電路制造技術(shù)、IC版圖設計技術(shù)、ASIC測試和封裝技術(shù)、FPGA/CPLD編程下載技術(shù)、自動測試技術(shù)等；在計算機輔助工程方面融合了計算

13、機輔助設計（CAD）、計算機輔助制造（CAM）、計算機輔助測試（CAT）、計算機輔助工程（CAE）技術(shù)以與多種計算機語言的設計概念，而在現(xiàn)代電子學方面則容納了如電子線路設計理論、數(shù)字信號處理技術(shù)、數(shù)字系統(tǒng)建模和優(yōu)化技術(shù)與長線技術(shù)理論等等，因此EDA技術(shù)是現(xiàn)代電子系統(tǒng)計、制造不可缺少的技術(shù)。1.21.2 頻率計設計的目的和意義頻率計設計的目的和意義毫無疑問，無論是在科技研究還是在實際應用中，頻率測量都是最基本的測量且其作用都顯得尤為重要。隨著微電子科技的發(fā)展，對測頻技術(shù)的要求也越愛越高。頻率計又稱為頻率計數(shù)器，是一種專門對被測信號頻率進行測量的電子測量儀器。在傳統(tǒng)的生產(chǎn)制造業(yè)中，頻率計被廣泛的應

14、用在產(chǎn)線的生產(chǎn)測試中以確保產(chǎn)品質(zhì)量。在計量實驗室中，頻率計被用來對各種電子測量設備的本地振蕩器進行校準。在無線通訊測試中，頻率計即可以用來對無線通訊基站的主時鐘進行校準，還可以用來對無線電臺的跳幀信號進行分析。傳統(tǒng)的頻率計通常采用組合電路和時序電路等大量的硬件電路構(gòu)成，產(chǎn)品 . . . 2 / 53不但體積大，運行速度慢，而且測量低頻信號時不宜直接使用。在傳統(tǒng)的控制系統(tǒng)中，通常將單片機作為控制核心并輔以相應的元器件構(gòu)成一個整體。但這種方法硬件連線復雜、可靠性差，且在實際應用中往往需要外加擴展芯片，這無疑會增大控制系統(tǒng)的體積，還會增加引入干擾的可能性。對一些體積小的控制系統(tǒng)，要求以盡可能小的器件

15、體積實現(xiàn)盡可能復雜的控制功能，直接應用單片機與其擴展芯片就難以達到所期望的效果。 復雜可編程邏輯器件（CPLD）具有集成度高、運算速度快、開發(fā)周期短等特點，基于 CPLD 的數(shù)字頻率計的設計電路簡潔，軟件潛力得到充分挖掘，低頻段測量精度高，有效防止了干擾的侵入。其獨到之處體現(xiàn)在用軟件取代了硬件。基于CPLD設計的頻率計，在傳統(tǒng)意義設計上實現(xiàn)了一些突破。1、用單元電路或單片機技術(shù)設計的頻率計電路復雜、穩(wěn)定性差。采用CPLD就能夠克服這一點，它可以把具有控制功能的各個模塊程序下載在一塊芯片上。這一塊芯片就能代替原來的許許多多的單元電路或單片機的控制芯片和大量的外圍電路。大大的簡化了電路結(jié)構(gòu)，提高了

16、電路穩(wěn)定性。2、以往的頻率計測量圍都是有限的，為測量不同頻率的信號都要專門的設計某一部分電路，這樣很麻煩。而基于 CPLD 設計的頻率計可以通過修改 VHDL語言程序來達到改變測量圍的目的。1.31.3 論文所做的工作與研究容論文所做的工作與研究容隨著EDA技術(shù)的發(fā)展和可編程邏輯器件的廣泛使用，傳統(tǒng)的自下而上的數(shù)字電路設計方法、工具、器件已遠遠落后于當今技術(shù)的發(fā)展。本設計主要論述了利用 CPLD 實現(xiàn)多功能頻率計的過程，使得頻率計具有了測量精度高、功能豐富、控制靈活等特點。該頻率計按照直接測頻法、等精度測頻法的原理，克服了傳統(tǒng)技術(shù)中測頻精度隨被測信號頻率下降而下降的缺點。兩種測量方法測量均具有

17、較高的測量精度。 本設計主要工作包括以下幾項容：1、簡述了當今頻率計的發(fā)展情況，對幾種常用的測頻方法進行了介紹和對比。2、在 CPLD 基礎(chǔ)上分別采用直接測頻法、等精度測頻法來實現(xiàn)對頻率的測量。3、完成了基于 EDA 平臺 Max+plusII 的 CPLD 的軟件電路設計，并且編譯調(diào)試。4、利用 CPLD 芯片完成了硬件電路設計與下載、調(diào)試。第第 2 2 章章 設計環(huán)境介紹設計環(huán)境介紹本設計采用VHDL硬件描述語言與原理圖設計模塊作為設計輸入，部有強大 . . . 3 / 53的庫支持，在電子設計的各個階段、各個層次通過計算機模擬仿真驗證。2.12.1 EDAEDA 技術(shù)的發(fā)展與技術(shù)的發(fā)展與

18、 VHDLVHDL 簡介簡介2.1.12.1.1 EDAEDA 技術(shù)的發(fā)展技術(shù)的發(fā)展EDA 技術(shù)伴隨著計算機、集成電路。電子系統(tǒng)設計的發(fā)展，經(jīng)歷了計算機輔助設計（Computer Assist Design，CAD） 、計算機輔助工程設計（Computer Assist Engineering Design,CAE）和電子設計自動化（Electronics Design Automation，EDA）三個發(fā)展階段。EDA技術(shù)在進入21世紀以后，得到了更大的發(fā)展，突出表現(xiàn)在以下幾個方面：1、電子設計成果以自主知識產(chǎn)權(quán)的方式得以明確表達和確認成為可能。2、在方針和設計兩方面支持標準硬件描述語言的功

19、能強大的EDA軟件不斷推出。3、EDA技術(shù)使得電子領(lǐng)域各學科的界限更加模糊，更加互為包容：模擬與數(shù)字、軟件與硬件、系統(tǒng)與器件、ASIC與GPGA、行為與結(jié)構(gòu)等。4、更大規(guī)模的FPGA和CPLD器件的不斷推出。5、基于 EDA 工具的 ASIC 設計標準單元以涵蓋了大規(guī)模電子系統(tǒng)與 IP 核模塊。軟硬件 IP 核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域、技術(shù)領(lǐng)域和設計應用領(lǐng)域得到進一步確認。2.1.22.1.2 VHDLVHDL 簡介簡介VHDL（Very High Speed Integrated Circuit Hardware Description Language，超高速集成電路硬件描述語言）是在 20

20、世紀 80 年代后期，由美國國防部開發(fā)的一種快速設計電路的工具，目前已經(jīng)成為 IEEE 的一種工業(yè)標準硬件描述語言。相比傳統(tǒng)的電路系統(tǒng)設計方法，VHDL 具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下和基于庫的設計的特點，因此設計者可以不必了解硬件結(jié)構(gòu)。從系統(tǒng)設計入手，在頂層進行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設計，在方框圖一級用 VHDL 對電路的行為進行描述，并進行仿真和糾錯，然后在系統(tǒng)一級進行驗證，最后再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表，下載到具體的 CPLD 器件中去，從而實現(xiàn)可編程的專用集成電路（ASIC）的設計。VHDL 語言覆蓋面廣、描述能力強，能支持硬件的設計、驗證、綜合和

21、測試，是一種多層次的硬件描述語言。一個VHDL設計由若干個VHDL文件構(gòu)成，每個文件主要包含如下三個部分中的一個或全部：1、程序包（Package）；2、實體（Entity）；3、結(jié)構(gòu)體（Architecture）。 . . . 4 / 53一個完整的VHDL設計必須包含一個實體和一個與之對應的結(jié)構(gòu)體。一個實體可對應多個結(jié)構(gòu)體，以說明采用不同方法來描述電路。2.1.32.1.3 CPLDCPLD 器件與其特點器件與其特點CPLD器件繼承了ASIC的大規(guī)模、高集成度、高可靠性的優(yōu)點，又克服了ASIC設計周期長、投資大、靈活性差的缺點，逐步成為復雜數(shù)字軟硬件電路設計的理想首選，它 具有編程靈活、集

22、成度高、設計開發(fā)周期短、適用圍寬、開發(fā)工具先進、設計制造成本低、對設計者的硬件經(jīng)驗要求低、標準產(chǎn)品無需測試、性強、價格大眾化 、可編程性和實現(xiàn)方案容易改 等特點，可實現(xiàn)較大規(guī)模的電路設計，因此被廣泛應用于產(chǎn)品的原型設計和產(chǎn)品生產(chǎn)（一般在10000件以下）之中。幾乎所有應用中小規(guī)模通用數(shù)字集成電路的場合均可應用CPLD器件。CPLD器件已成為電子產(chǎn)品不可缺少的組成部分，它的設計和應用成為電子工程師必備的一種技能 。CPLD器件部采用自頂向下的方法：首先定義好系統(tǒng)高層次的功能，然后按照要求對系統(tǒng)進行分解，分解出的每個子系統(tǒng)具有相應的功能，對這些子系統(tǒng)仍然可以繼續(xù)分解，直到分解為許多基本邏輯模塊，從

23、頂層到底層的設計層次清楚。底層各功能模塊采用原理圖輸入方式，過程簡單，另外的優(yōu)點是各模塊均可進行功能仿真，便于發(fā)現(xiàn)錯誤和進行修改。CPLD 也是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設計方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法，生成相應的目標文件，通過下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標芯片中，實現(xiàn)設計的數(shù)字系統(tǒng)。2.22.2 基于基于 EDAEDA 的的 CPLD/FPGACPLD/FPGA 設計流程設計流程一個完整的、典型的 EDA 設計流程既是自頂向下設計方法的具體實施途徑，也是 EDA 工具軟件本身的組成結(jié)構(gòu)。基于 EDA 的 CPLD/FP

24、GA 設計流程包括：2.2.12.2.1 設計輸入設計輸入1）圖形輸入圖形輸入通常包括原理圖輸入、狀態(tài)圖輸入和波形圖輸入等方法。原理圖輸入方法類似于傳統(tǒng)電子設計方法的原理圖編輯輸入方式，即在EDA 軟件的圖形編輯界面上繪制能完成特定功能的電路原理圖。原理圖由邏輯器件（符號）和連接線構(gòu)成，圖中的邏輯器件可以是 EDA 軟件庫中預制的功能模塊，如與門、或門、非門、觸發(fā)器以與各種含 74 系列器件功能的宏功能塊，甚至還有一些類似于 IP 的功能塊。狀態(tài)圖輸入方法就是根據(jù)電路的控制條件和不同的轉(zhuǎn)換方式，用繪圖的方法，在EDA工具的狀態(tài)圖編輯器上繪制出狀態(tài)圖，然后由EDA編譯器和綜合器將此狀態(tài)變化流程圖

25、形編譯綜合成電路網(wǎng)表。 . . . 5 / 53波形圖輸入方法主要用于建立和編輯波形設計文件以與輸入仿真向量和功能測試向量。波形設計輸入適合用于時序邏輯和有重復性的邏輯函數(shù)，系統(tǒng)軟件可以根據(jù)用戶定義的輸入/輸出波形自動生成邏輯關(guān)系。2）文本輸入文本輸入是采用硬件描述語言進行電路設計的方式。這種方式與傳統(tǒng)的計算機軟件語言編輯輸入基本一致。就是將使用了某種硬件描述語言（HDL）的電路設計文本，如VHDL或Verilog的源程序，進行編輯輸入。2.2.22.2.2 綜合綜合綜合就是把某些東西結(jié)合到一起，把設計抽象層次中的一種表述轉(zhuǎn)化為另一種表述的過程。整個綜合過程就是將設計者在EDA平臺上編輯輸入的

26、HDL文本、原理圖或狀態(tài)圖形描述，依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級電路甚至更底層的電路描述網(wǎng)表文件。由此可見，綜合器工作前，必須給定最后實現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用某種網(wǎng)表文件的方式對應起來，成為相應的映射關(guān)系。2.2.32.2.3 適配適配適配器也稱為結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標器件中，使之產(chǎn)生最終的下載文件，如JEDEC、Jam格式的文件。適配所選定的目標器件（FPGA/CPLD芯片）必須屬于原綜合器指定的目標器件系列。適配綜合通過后，必須利用適配器將綜合后網(wǎng)表文件針對某一具體的目

27、標器件進行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時序仿真，同時產(chǎn)生可用于編程的文件。2.2.42.2.4 時序仿真與功能仿真時序仿真與功能仿真在編程下載前必須利用EDA工具對適配生成的結(jié)果進行模擬測試，就是所謂的仿真。仿真就是讓計算機根據(jù)一定的算法和一定的仿真庫對CPLD設計進行模擬，以驗證設計，排除錯誤。2.2.52.2.5 編程下載編程下載把適配后生成的下載或配置文件，通過編程器或編程電纜向FPGA或CPLD進行下載，以便進行硬件調(diào)試和驗證（Hardware Debugging）。通常，將對CPLD的下載稱為

28、編程（Program），對FPGA中的SRAM進行直接下載的方式稱為配置（Configure）。2.2.62.2.6 硬件測試硬件測試最后是將含有載入了設計的FPGA或CPLD的硬件系統(tǒng)進行統(tǒng)一的測試，以便最終驗證設計項目在目標系統(tǒng)上的實際工作情況，以排除錯誤，完成設計 . . . 6 / 532.32.3 Max+PlusMax+Plus開發(fā)工具開發(fā)工具2.3.12.3.1 Max+PlusMax+Plus開發(fā)系統(tǒng)的特點開發(fā)系統(tǒng)的特點Max+Plus是美國 Altera 公司提供的 FPGA/CPLD 開發(fā)集成壞境，其全稱為Multiple Array Matrix and Programm

29、able Logic User System。Max+Plus界面友好、使用便捷，被譽為業(yè)界最易用易學的 EDA 軟件。在 Max+Plus上可以完成設計輸入、元件適配、時序仿真和功能仿真、編程下載整個流程，它提供了一種與結(jié)構(gòu)無關(guān)的設計環(huán)境，使設計者能方便地進行設計輸入、快速處理和器件編程。Altera 的 Max+Plus開發(fā)系統(tǒng)是一種全集成的可編程邏輯設計環(huán)境，能滿足各種各樣的設計要求。其特點有以下幾點：開放的界面與結(jié)構(gòu)無關(guān)完全集成化豐富的設計庫模塊化工具硬件描述語言Opencore 特征2.3.22.3.2 Max+PlusMax+Plus的功能的功能Max+Plus支持 FLEX、MA

30、X 與 Classic 等系列 EDA 器件，設計者無須精通器件部的復雜結(jié)構(gòu)，只需用自己熟悉的設計輸入工具，如高級行為語言、原理圖或波形圖進行設計輸入，它便將這些設計轉(zhuǎn)換成目標結(jié)構(gòu)所要求的格式，從而簡化了設計過程。而且 Max+Plus提供了豐富的邏輯功能庫供設計者使用。設計者利用以上這些庫與自己添加的宏功能模塊，可大大減輕設計的工作量.，減輕了設計者的工作負擔，使設計者可以快速完成所需的設計。使用該軟件，用戶從開始設計邏輯到完成器件下載編程一般只需數(shù)個小時時間，其中設計的編輯時間往往僅需數(shù)分鐘。用于可在一個工作日完成實現(xiàn)設計項目的多次修改，直至最終設計定型。Max+plusII 支持的設計輸

31、入方式主要有 4 種：圖形輸入（gdf 文件）、AHDL 語言（Altera 公司自定義的 HDL）、VerilogHDL 以與 VHDL。還有其他常用的 EDA 工具產(chǎn)生的輸入文件，如 EDIF 文件；Floorplan 編輯器（低層編輯程序），可方便進行管腳鎖定，邏輯單元分配；層次化設計管理；LPM（可調(diào)參數(shù)模塊）。Max+plusII 支持的設計校驗：時序分析、功能仿真、時序仿真、波形分析/模擬器、生成一些標準文件為其他 EDA 工具使用。2.3.3Max+Plus2.3.3Max+Plus的設計過程的設計過程Max+Plus軟件設計的流程應包括 5 個部分。 . . . 7 / 53設

32、計輸入功能仿真設計修改編程校驗項目編譯驗證功能 圖 2-1 設計流程圖1、設計輸入：可以采用原理圖輸入、HDL 語言描述、EDIF 網(wǎng)表讀入與波形輸入等方式。2、功能仿真：此時為零延時模式，主要為檢驗輸入是否有誤。3、項目編譯：主要完成器件的選擇與配置，邏輯的綜合與器件的裝入，延時信息的提取。4、驗證仿真：將編譯產(chǎn)生的延時信息加入到設計中，進行布局后的仿真，是與實際器件工作時情況基本一樣的仿真。5、編程校驗：用驗證仿真確認的配置文件經(jīng) EPROM 或編程電纜配置可編程器件，加入實際激勵，進行測試，以檢查是否完成預定功能。以上各步如果出現(xiàn)錯誤的現(xiàn)象，則需重新回到設計輸入階段，改正錯誤輸入或調(diào)整電

33、路后重復上述過程。第第 3 3 章章 頻率計的設計原理與方案頻率計的設計原理與方案3.13.1 頻率計的設計原理頻率計的設計原理傳統(tǒng)的數(shù)字電子系統(tǒng)或 IC 設計中，手工設計占了較大的比例。一般先按電子系統(tǒng)的具體功能要求進行功能劃分，然后對每個子模塊畫出真值表，用卡諾圖進行手工邏輯簡化，寫出布爾表達式，畫出相應的邏輯線路圖，再據(jù)此選擇元器件，設計電路板，最后進行實測與調(diào)試。傳統(tǒng)的手工設計發(fā)展而來的自底向上的設計方法，在進行手式電路設計時，一個硬件系統(tǒng)的實現(xiàn)過程是從選擇具體的元器件開始的。這些傳統(tǒng)數(shù)字系統(tǒng)的設計主要基于標準邏輯器件，如TIL 系列、CMOS 系列，采用“bottomup”（自底向上

34、）的方法構(gòu)成系統(tǒng)。這種“試湊法”設計無固定套路可尋，主要憑借設計者的經(jīng)驗，所設計的數(shù)字系統(tǒng)雖然不乏構(gòu)思巧妙者，但往往要用很多標準器件。隨著集成電路發(fā)展，自底向上的設計方法已逐步被現(xiàn)代的自頂向下的設計方法所取代。所謂自頂向下的設計，就是設計者首先從整體上規(guī)劃整個系統(tǒng)的功能和性能，然后對系統(tǒng)進行劃分，分解為規(guī)模較小、功能較為簡單的局部模塊，并確立它們之間的相互關(guān)系，這種劃分過程可以不斷地進行下去，直到劃分得到的單元可以映射到物理實現(xiàn)。 . . . 8 / 53自頂向下的設計方法流程圖如下：用系統(tǒng)行為描述一個包含輸入輸出的頂層模塊，同時完成整個系統(tǒng)的模擬與性能分析將系統(tǒng)劃分為各個功能模塊，每個模塊由

35、更細化的行為描述表達由CPLD綜合工具完成工藝的映射圖3-1自頂向下的設計方法流程圖頻率計是能夠測量和顯示信號頻率的電路。所謂頻率，就是周期性信號在單位時間（1 s）變化的次數(shù)。數(shù)字頻率計是直接用十進制數(shù)字來顯示被測信號頻率的一種測量裝置。常用的測頻方法有兩種，一種是測周期法，一種是測頻率法。測周期法需要有基準時鐘頻率 Fs，在待測信號一個周期 Tx，記錄基準系統(tǒng)時鐘頻率的周期數(shù)Ns，則被測頻率可表示為： （3-1）NsFsFx 測頻率法就是在一定時間間隔 Tw（該時間定義為閘門時間） ，測得這個周期性信號的重復交換次數(shù)為 Nx，則其頻率可表示為： （3-2）TwNxFx 這兩種方法的計數(shù)值會

36、產(chǎn)生正負一個字的誤差，并且被測精度與計數(shù)器中記錄的數(shù)值Nx有關(guān)，為保證測試精度，一般對于低頻信號采用測周期法，對于高頻信號采用測頻率法。3.1.13.1.1 直接測頻法原理直接測頻法原理直接測頻法是在給定的閘門時間，通過測量一定時間通過的周期信號進行重復計數(shù)，再利用一定的轉(zhuǎn)換方法計算出被測信號的頻率。被測信號的頻率和閘門時間的設置都會對測量精度有影響。直接測頻法控制波形圖如下： . . . 9 / 53TN閘門信號標準信號被測信號圖 3-2 直接測頻法時序控制波形圖直接測頻法的一般思路是：在精確規(guī)定計數(shù)允許周期 T，計數(shù)器對被測信號的周期（脈沖）數(shù)進行計數(shù)，計數(shù)允許周期 T 的長度決定了被測信

37、號頻率的圍。較長的計數(shù)允許周期 T 對低頻信號而言有利于改善測量精度，但對于高頻信號來說，則會產(chǎn)生溢出；較短的計數(shù)允許周期 T 對低頻信號的測量，雖然精度降低，但能測量的最大頻率較高，且不會溢出。因此本設計為提高測頻精度，加入 4 個量程檔位。1 檔為 0Hz9999Hz，2 檔為 10Hz99.99KHz，3 檔為100Hz999.9KHz，4 檔為 1000Hz9.999MHz,并且具有超量程提示功能，在超出目前量程檔次時報警。3.1.23.1.2 等精度測頻法原理等精度測頻法原理等精度測頻法是在計數(shù)器測頻法的基礎(chǔ)上發(fā)展來的，頻率為 fx 的被測信號經(jīng)過通道濾波、放大、整形后輸入到同步門控

38、制電路和閘門 1，晶體振蕩器的輸出信號作為標準輸入到閘門 2.被測信號在同步控制門的作用下，產(chǎn)生一個與被測信號同步的閘門信號。在同步門打開時通過同步門分別輸入到事件計數(shù)器和時間計數(shù)器的信號輸入端，計數(shù)器開始計數(shù)。同步門關(guān)閉時信號不能通過主門，計數(shù)器停止計數(shù)，單片機發(fā)出命令讀入計數(shù)器的數(shù)值，并進行數(shù)據(jù)處理，將處理后的結(jié)果送顯示。圖 3-3 等精度測頻法時序控制波形圖此種測頻可獲得較高的測量精度，測頻圍是 0Hz40MHz，測頻圍廣。并且具有超量程報警功能。 . . . 10 / 533.23.2 頻率計的設計方案頻率計的設計方案本設計的核心部件是CPLD芯片，所有信號包括基準頻率信號，被測信號均

39、送到CPLD芯片中。3.2.13.2.1 基于直接測頻法的設計方案基于直接測頻法的設計方案基于直接測頻法設計的系統(tǒng)包含以下模塊：分頻器模塊、閘門定時信號模塊、測頻控制信號發(fā)生器模塊、4 個有時鐘使能的十進制計數(shù)器模塊、4 個鎖存器模塊、顯示模塊。被測信號放大整形計數(shù)器有源晶振BYGY-EDA試驗箱4MHz分頻器閘門定時信號控制器測頻控制信號發(fā)生器鎖存器顯示模塊共陰極LED數(shù)碼管報警設備電源部分CPLD芯片圖3-4 采用直接測頻法的數(shù)字頻率計設計頻率測量的基本原理是計算每秒鐘待測信號的脈沖個數(shù)。測頻的過程是將試驗箱上的 4MHz 的頻率經(jīng)分頻器變成 1KHz 的時鐘信號，再經(jīng)過閘門定時信號控制器

40、再分頻，得到 4 種不同的閘門控制信號，分別是1Hz、10Hz、100Hz、1000Hz 四種，從而可以測出 09.999MHz 的高頻、低頻信號。并且具有超量程提示功能，在超出目前量程檔次時報警。以產(chǎn)生 1Hz 的閘門信號為例，經(jīng)過測頻控制信號發(fā)生器，計數(shù)使能信號能產(chǎn)生一個 1 s 脈寬的周期信號，并對頻率計的每一個計數(shù)器的使能端進行同步控制。當使能信號為高電平時允許計數(shù)，為低電平時停止計數(shù)，并保持其所計脈沖個數(shù)。在停止計數(shù)期間，首先需要一個鎖存信號的上跳沿將計數(shù)器在前 1 s 的計數(shù)值鎖存進數(shù)據(jù)鎖存器中，并由外部的 7 段譯碼器譯出，并穩(wěn)定顯示。鎖存信號之后，必須有一個清零信號對計數(shù)器進行

41、清零，為下 1 s 的技術(shù)操作做準備。其中控制信號頻率始終為 1 Hz ，那么使能信號的脈寬正好為 1 S，可以用作技術(shù)閘門信號。然后根據(jù)測頻的時序要求，可得出邏輯信號和清零信號的邏 . . . 11 / 53輯描述。計數(shù)完成后，利用技術(shù)使能信號反向值的上跳沿產(chǎn)生一個鎖存信號。0.5 s 后，清零信號產(chǎn)生一個清零信號上跳沿。計數(shù)器的特殊之處是，有一時鐘使能輸入端 ena，用于鎖存計數(shù)值。當高電平時計數(shù)允許，低電平時計數(shù)禁止。鎖存器的設計要求為若已有 4 位 B C D 碼存于此模塊的輸入口，在鎖存信號的上跳沿后即被鎖存到寄存器部，并由寄存器的輸出端輸出，然后有實驗箱上 7 段譯碼器譯成能在數(shù)碼

42、管上顯示輸出的相應數(shù)值。具體各模塊的作用是：分頻器模塊：將試驗箱上的 4MHz 的時鐘信號變成 1KHz 的信號。閘門定時信號模塊：將輸入的 1KHz，產(chǎn)生 4 種不同的閘門信號，為控制信號發(fā)生器提供 4 種不同的頻率信號：1KH、100Hz、10Hz、1Hz。測頻控制信號發(fā)生器模塊：每次測量時，用由時基標準信號產(chǎn)生的閘門信號啟動計數(shù)器，對輸入脈沖信號計數(shù)，閘門信號結(jié)束即將計數(shù)結(jié)果送入鎖存器，然后計數(shù)器清零，準備下一次計數(shù)。十進制計數(shù)器模塊：從測頻原理的介紹中可以看出，測頻的本質(zhì)就是計數(shù)，所以計數(shù)器也是系統(tǒng)中不可或缺的模塊。鎖存器模塊：鎖存計數(shù)器數(shù)值。其好處是使顯示數(shù)據(jù)穩(wěn)定，不會由于周期性的清

43、零信號而不斷閃爍。鎖存器的位數(shù)跟計數(shù)器的位數(shù)一致。顯示模塊：控制共陰極數(shù)碼管顯示、輸出。3.2.23.2.2 基于等精度測頻法的設計方案基于等精度測頻法的設計方案基于等精度測頻法設計的測頻系統(tǒng)包括以下模塊：校正模塊、D觸發(fā)器模塊、分頻器模塊、四位除法器模塊、兩個十進制計數(shù)器模塊、乘法器模塊、高、低位轉(zhuǎn)換模塊、顯示模塊。放大整形有源晶振BYGY-EDA試驗箱4MHz分頻器校正模塊CNT10-2CNT10-1D觸發(fā)器除法器乘法器高低位轉(zhuǎn)換模塊顯示模塊共陰極LED數(shù)碼管報警設備報警設備電源部分CPLD芯片圖3-5 采用等精度測頻法的數(shù)字頻率計設計頻率測量的原理是：設 CNT10-1 和 CNT10-

44、2 是兩個可控十進制計數(shù)器。標 . . . 12 / 53準頻率信號從 CNT10-1 的時鐘輸入端 CLK 輸入，其頻率為 Fs，被測頻率信號從CNT10-2 的時鐘輸入端 CLK 輸入，其頻率為 Fx。當預置門控信號為高電平時，被測信號的上升沿通過觸發(fā)器 D 的 Q 端同時啟動計數(shù)器 CNT10-1 和 CNT10-2。CNT10-1 和 CNT10-2 分別對標準信號 Fs 和被測信號 Fx 同時計數(shù)。當預置門信號為低電平時，隨后而至的被測信號的上升沿將使兩個計數(shù)器同時關(guān)閉。設在一次預置門電路 T 對被測信號計數(shù)為 Nx，對標準信號計數(shù)為 Ns，則下式成立： （3-3）NsFsNxFx由

45、此推得： （3-4）NsNsFsFx*若所測頻率為 Fx，其真實值 Fxe，標準頻率為 Fs，一次測量中，由于 Fx計數(shù)的起停都是由該信號的上跳沿觸發(fā)的，因此在 T 對 Fx 的計數(shù) Nx 無誤差，在此時間的計數(shù) Ns 最多相差一個脈沖，即et1，則下式成立 （3-5）NsFsNxFx （3-6）etNsFsNxFxe可分別推得 （3-7）NsFsNxFx （3-8）NxetNsFsFxe*根據(jù)相對誤差公式有 （3-9）FxeFxFxeFxeFxe經(jīng)整理得到 （3-10）NsetFxeFxe因et1，故1/N，即Net （3-11）NFxeFxe1 （3-12）FsTNs*據(jù)以上分析，可知等精

46、度測頻法具有以下三個特點：1、相對測量誤差與被測頻率高低無關(guān)；2、增大T或F可以增大N，減少測量誤差，提高測量精度；3、 . . . 13 / 53測量精度與預置門寬度和標準頻率有關(guān)，與被測信號的頻率無關(guān)，在預置門和常規(guī)測頻閥門時間一樣而被測信號頻率不同的情況下，等精度測量法的測量精度不變。具體的各模塊的作用是：校正模塊：當輸入被測信號為標準信號時，標準信號的頻率就會在數(shù)碼管上顯示出來，可以更加有效的驗證頻率計設計的可靠性。當輸入非標準信號時，可進行正常的頻率測量。分頻器模塊：可將標準信號分成任意所需的合適的信號，來進行適當?shù)臏y量。D觸發(fā)器：利用D觸發(fā)器來進行適當?shù)拈l門信號控制。計數(shù)器模塊：對

47、被測信號和標準信號來進行計數(shù)控制。除法器模塊：對計數(shù)器值進行除法計算。乘法器模塊：對除法器的計算值與標準信號值進行乘法計算，即得被測信號值。高、低位轉(zhuǎn)換模塊：將16位按高、低位將其轉(zhuǎn)換成4個4位二進制數(shù)據(jù)，便于輸出顯示。顯示模塊：控制共陰極數(shù)碼管顯示、輸出。第第4 4章章 頻率計硬件與軟件頻率計硬件與軟件4.14.1 頻率計硬件頻率計硬件利用CPLD芯片，等精度頻率計的系統(tǒng)硬件框圖如圖4.1.1所示。主要由單片機控制電路、CPLD測頻電路、顯示電路、鍵盤輸入電路、信號整形電路等組成。CPLDEPM7128單片機AT89C51顯示電路鍵盤輸入時鐘輸入標準頻率信號整形電路自校輸入圖4-1 頻率計硬

48、件電路系統(tǒng)框圖 . . . 14 / 534.1.14.1.1 電源部分電源部分本設計采用5V電源電壓為其供電。整個電路的供電電源如圖所示，交流電經(jīng)變壓、濾波后，由一片78L05將輸出電壓穩(wěn)壓在+5V。+IN+OUTGND+5V火線FUSE1A220V零線9V+4700u/25V0.47uF0.1uF+4700u/16V7805IN4007圖4-2 電源部分設計電路圖4.1.24.1.2 整形部分整形部分圖為輸入信號整形電路。被測信號經(jīng)限幅電路（由兩片1N4148組成）限幅后，由兩級直接耦合放大器放大，最后再由施密特觸發(fā)器（4093）整形，送入CPLD芯片進行測頻。該電路R、C參數(shù)根據(jù)實際所測

49、信號的帶寬確定，如頻率較高大于70MHz，則電路和PCB布線都需作較大改動。因測頻圍在0至9.999MHz之間，所以不需要較大改動即可滿足要求。123U1A4093D21N4148D11N4148C610uFC410uFC110uFC310uFC210uFC510uFR11KR81KV13DG13CV23DG13CR31KR21KR71KR51KR41K信信信信信信信信信信+5V圖4-3 整形部分設計電路圖 . . . 15 / 534.1.34.1.3 CPLDCPLD芯片芯片EPM7128SLC84-15是Altera公司的MAX7000S系列CPLD芯片，它采用CMOS工藝并以第二代矩陣

50、結(jié)構(gòu)為基礎(chǔ)，實際上也是基于高性能EEPROM結(jié)構(gòu)的CPLD芯片，完全符合IEEE 1149.1 JTAG 邊界掃描標準。EPM7128SLC84-15有84個引腳（如圖4-3所示），其中5根用于ISP（ InSystem Programmable）下載，可方便地對其進行系統(tǒng)編程。此器件集成了6000個門，其中典型可用門為2500個；有8個邏輯陣列塊，有128個宏單元，每個宏單元都有獨立的可編程電源控制，最多可以節(jié)省50%的功耗，宏單元的寄存器具有單獨的時鐘和復位等信號；有60個可用I/O口，可單獨配置為輸入、輸出與雙向工作方式；有2個全局時鐘與一個全局使能端和一個全局清除端。EPM7128SL

51、C84-15支持多種電壓口，具有最小5ns 的引腳到引腳的邏輯時延，最高可測175.4MHz 的計數(shù)頻率，并支持多種編程方式，同時可利用Altera 公司的第三代開發(fā)軟件Max+plusII方便地進行仿真、綜合和下載。EPM7128SLC84-15是硬件電路的核心芯片本次設計中的分頻器模塊、閘門定時信號模塊、十進制計數(shù)模塊、鎖存器模塊、顯示模塊的VHDL程序或者原理符號圖都要下載到EPM7128SLC84-15中進行調(diào)試。4-4 EPM7128SLC84-15 器件引腳圖 . . . 16 / 534.1.44.1.4 顯示部分顯示部分本設計采用七位LED數(shù)碼顯示管完成顯示任務，顯示部分如圖4

52、.1.5所示，其采用串行接口靜態(tài)顯示方式。移位寄存器74LS164的兩個輸入端A和B與CPLD的數(shù)據(jù)輸出口相接，時鐘信號CLK與同步移位脈沖輸出口相接。前一個移位寄存器的輸出端也與下一個移位寄存器的輸入端A、B 相連，這樣首尾相連，直到傳送4位顯示數(shù)為止。當顯示完以后，先送出的數(shù)顯示在最右邊一位，最后送出的數(shù)顯示在最左邊一位。這種顯示占用機時少，亮度大，顯示可靠穩(wěn)定。使用74LS164驅(qū)動LED靜態(tài)顯示，其方法簡單，顯示效果好，并且占用的的I/O口少（只要2個），且74LS164芯片很便宜，成本很低，所以在實際中經(jīng)常使用。一般來說，用這種方法可以擴展很多個LED塊，顯示很多位數(shù)字。123456

53、7abcdefg8dp9GN Dabfcgdedp8SE G-L ED1SH UMA _YIN1234567abcdefg8dp9GN Dabfcgdedp8SE G-L ED2SH UMA _YIN1234567abcdefg8dp9GN Dabfcgdedp8SE G-L ED3SH UMA _YIN1234567abcdefg8dp9GN Dabfcgdedp8SE G-L ED4SH UMA _YINCL KA1B2QA3QB4QC5QD6CL K8CL R9QE10QF11QG12QH13U574L S164A1B2QA3QB4QC5QD6CL K8CL R9QE10QF11QG12

54、QH13U474L S164A1B2QA3QB4QC5QD6CL K8CL R9QE10QF11QG12QH13U374L S164A1B2QA3QB4QC5QD6CL K8CL R9QE10QF11QG12QH13U274L S164R1 01K R1 11K R1 21K R1 31K I/OI/OI/O圖4-5 顯示部分設計電路圖4.1.54.1.5 鍵盤部分鍵盤部分本設計一共需要五個按鍵，其中包括測周期、測頻率、測脈寬、測占空比四個功能選擇鍵，一個復位鍵，復位鍵使用單片機自身的復位功能。鍵盤與單 . . . 17 / 53片機相連，通過鍵盤掃描程序確定是否有鍵按下并判斷是那個鍵被按下，

55、從而進一步調(diào)用與之所代表的功能相符的計算子程序，在把計算結(jié)果通過顯示電路顯示出來。這樣就可以實現(xiàn)按下功能選擇鍵之后，在數(shù)碼顯示管上讀出該指標的測量結(jié)果。鍵盤電路如圖4.1.6所示，其中sw1為復位鍵，sw2sw5這四個鍵位命令鍵。在測量的時候，用戶可以根據(jù)被測信號的大致圍選擇不同的適合被測信號的量程檔位從sw2sw5這四個鍵輸入。共有四個不同的閘門時間代表不同的檔位量程，分別是0.01s，0.1s，1s，10s。同時由LED1LED4進行相應的檔位顯示。CPLD由sw2sw5讀入鍵盤控制命令，編譯后的數(shù)據(jù)從CPLD的Key1，Key2輸出。單片機從CPLD讀取譯碼后的數(shù)據(jù)，計算后由單片機向CP

56、LD輸出閘門脈寬控制計數(shù)器計數(shù)，P1.0，P1.1，P1.2，P1.3，P1.4，P1.5，P1.6，P1.7輸出數(shù)碼管位顯示信號。4.24.2 頻率計軟件頻率計軟件利用Max+plusII的編程環(huán)境，編寫分頻器模塊、閘門定時信號模塊、測頻控制信號發(fā)生器模塊、計數(shù)器模塊、鎖存器模塊、顯示模塊部分程序。4.2.14.2.1 分頻器模塊分頻器模塊分頻器模塊要將實驗室的 4MHz 轉(zhuǎn)換成 1KHz 的信號來作為標準信號。其設計時分為兩部分：（1）count1000 的設計。EN：輸入使能信號； CLK：輸入時鐘信號；Q：輸出信號； RCO：進位輸出信號；利用 3 個 74161 器件、2 個輸入器件

57、、2 個輸出器件即可連線連接成一個count1000 器件。74161 的引腳、邏輯電路如圖所示，其中 RD 是異步清零端，LDN 是預置數(shù)控制端，A、B、C、D 是預置數(shù)據(jù)輸入端，ENT 和 ENP 是計數(shù)使能控制端，RCO（=ENTQAQBQCQD）是進位輸出。圖 4-6 74161 的器件引腳圖 . . . 18 / 53（2）fpq 的設計。EN：輸入使能信號； CLK：輸入時鐘信號；Q：輸出信號； 利用 1 個 74161 器件、2 個輸入器件、1 個輸出器件和 1 個 count1000 器件即可連線連接成一個 fpq4000 器件。進行仿真無誤后，就要引腳鎖定，其目的是將設計編程

58、下載到選定的目標器件（EPM7128SLC84-15）中來進行進一步的硬件測試，以便最終了解設計項目的正確性。這就必須根據(jù) EDA 實驗板的要求對設計項目輸入輸出引腳賦予確定的引腳，以便能夠為其進行實測。這里根據(jù)實際需要將 fpq4000 的 3 引腳EN、CLK、Q 分別與目標器件 EPM7128SLC84-15 的 4、5、6 腳相接，操作如下：（1）選擇菜單 AssignPinLocationChip，在彈出的對話框中 Node Name 框中鍵入分頻器的端口名。在右側(cè)的 Pin Type 欄中將顯示該信號的屬性。（2）在左側(cè)的 Pin 下拉列表中輸入該信號對應的引腳編號 4、5、6，然

59、后單擊 Add 按鈕，再單擊 OK 按鈕結(jié)束。4.2.24.2.2 閘門定時模塊閘門定時模塊在本設計中，對于 4 位十進制計數(shù)器來說，當閘門信號的最大采樣時間為1s 時，其計數(shù)值在 09999 之間，則其最大頻率為 9999Hz，此即為頻率計電路工作的 1 檔；當閘門信號的最大采樣時間為 0.1s（100ms）時，其計數(shù)值在09999 之間，把它轉(zhuǎn)換為頻率則為最小頻率 10Hz，最大頻率為 99.99KHz，此即為頻率計電路工作的 2 檔；當閘門信號的最大采樣時間為 0.01s（10ms）時，其計數(shù)值在 09999 之間，把它轉(zhuǎn)換為頻率則為 100Hz，最大頻率為999.9KHz，此即為頻率計

60、電路的 3 檔；當閘門信號的最大采樣時間為0.001s（1ms）時，其計數(shù)值在 09999 之間，把它轉(zhuǎn)換成頻率為 1000Hz，最大頻率為 9.999MHz，此即為頻率計工作的 4 檔。本設計中，系統(tǒng)輸入時鐘為 4MHz，經(jīng)過分頻器后轉(zhuǎn)換為 1KHz 的信號。為產(chǎn)生四種不同的閘門信號 T，可有一組 3 級模 10 計數(shù)器對 1000Hz 信號進行分頻，為控制信號發(fā)生器提供四種不同的頻率信號，通過數(shù)據(jù)選擇器 41MUX 利用量程選擇開關(guān)控制閘門信號 T 的基準時鐘。41MUX 為 4 選 1 數(shù)據(jù)選擇器，其 4 個輸入為 1KHz 信號進行分頻后的 4 種不同的信號 1s、100ms、10ms