數(shù)電課程設(shè)計組合邏輯設(shè)計綜述

1、數(shù)字邏輯設(shè)計及應(yīng)用課程設(shè)計'、組合邏輯設(shè)計1、題目使用74LS83構(gòu)成4位二進(jìn)制全加全減器。具體要求：1）列出真值表；2）畫出邏輯圖；3）用Verilog HDL進(jìn)行仿真；2、設(shè)計原理a、芯片簡介74LS83本身為一個4位全加器，具有 A1、A2、A3、A4、B1、 B2、B3、B4、CO 九個輸入端，其中 A1、A2、A3、A4、B1、B2、 B3、B4是加數(shù)和被加數(shù)的數(shù)據(jù)輸入端，CO為初始進(jìn)位。S1、S2、 S3、S4、C4五個輸出端口，S1、S2、S3、S4為本位和，C4為 進(jìn)位輸出。74LS83邏輯圖b、設(shè)計思路由于芯片本身為4位全加器所以加法方面就只要用它自身， 只要加入一個

2、控制端來控制它進(jìn)行加法還是減法和減法的實現(xiàn)原 理即可。在二進(jìn)制中減法的運(yùn)算使用其補(bǔ)碼 (two ' complement) 來進(jìn)行，把原來的正數(shù)轉(zhuǎn)換為負(fù)數(shù)的補(bǔ)碼變成加法運(yùn)算。我們知 道，從一個數(shù)的原碼到它的相反數(shù)的補(bǔ)碼是進(jìn)行逐位取反再在末 位加1,為了實現(xiàn)這一加1運(yùn)算可以在讓電路做減法時把初始進(jìn) 位設(shè)為1。加入一個控制端Adder_Subtraction來控制電路做加法 還是減法，令：Adder_Subtraction=1 時 電路做加法， Adder_Subtraction=0時電路做減法。則有如下關(guān)系：初始進(jìn)位端CO=Adder_Subtraction + Adder_Subtra

3、ction & CO(初始進(jìn)位輸入)A1A4不作變化B1=B1 & Adder_Subtraction | B1 & Adder_Subtractio nB2=B2 & Adder_Subtraction | B2 & Adder_Subtractio nB3=B3 & Adder_Subtraction | B3 & Adder_Subtractio nB4=B4 & Adder_Subtraction | B4 & Adder_Subtractio n3、設(shè)計結(jié)果a、Verilog 程序moduleadder(A1,A

4、2,A3,A4,B1,B2,B3,B4,C0,Adder_Subtractio n,S1,S2,S3,S4,C4);in put A1,A2,A3,A4,B1,B2,B3,B4,C0,Adder_Subtractio n;output S1,S2,S3,S4,C4;wire WIRE_0,WIRE_1,WIRE_2,WIRE_3,WIRE_4,WIRE_23, WIRE_6,WIRE_7,WIRE_9,WIRE_11,WIRE_12,WIRE_13, WIRE_14,WIRE_15,WIRE_16,WIRE_17,WIRE_18, WIRE_19,WIRE_21;7483 b2v_i nst(

5、.B4(WIRE_0),.C0(WIRE_1),.A1(A1),.A2(A2),.B1(WIRE_2),.B2(WIRE_3),.A3(A3),.B3(WIRE_4),.A4(A4),.S3(S3),S4(S4),.S2(S2),C4(C4),S1(S1);assign WIRE_21 =B3;assign WIRE_15 = WIRE_23 & WIRE_6;assign WIRE_13 = WIRE_7 & WIRE_23;assign WIRE_18 = Adder_Subtraction & B3;assign WIRE_11 = WIRE_9 & WI

6、RE_23;assign WIRE_14 = Adder_Subtraction & B2; assign WIRE_19 = Adder_Subtraction & C0; assign WIRE_12 = B1 & Adder_Subtractio n;assign WIRE_2 = WIRE_11 | WIRE_12;assign WIRE_3 = WIRE_13 | WIRE_14;assign WIRE_7 =B2;assign WIRE_0 = WIRE_15 | WIRE_16; assign WIRE_4 = WIRE_17 | WIRE_18;assi

7、gn WIRE_6 =B4;assign WIRE_23 = Adder_Subtractio n;assign WIRE_9 =B1;assign WIRE_1 = WIRE_19 | WIRE_23;assign WIRE_17 = WIRE_21 & WIRE_23;assign WIRE_16 = Adder_Subtraction & B4; en dmoduleb、邏輯電路圖利用74LS83實現(xiàn)加法減法邏輯電路圖XAdder_Subtract ionS1COS2XA1S3XB1S4XA2C4XB2A3XB3XA4XB4adderXXXinst利用74LS83實現(xiàn)加法

8、減法器的邏輯符號Adder_Subtraction為加法減法控制端，CO為初始進(jìn)位輸入端,A1A4、B1B4為數(shù)據(jù)輸入端，S1S4為本位和輸出端，C4為進(jìn)位輸出端。加法時：C4S4S3S2S仁A4A3A2A1+B4B3B2B1+C0;減法時：被減數(shù)從 B1B4 輸入，C4S4S3S2S仁A4A3A2A1-B4B3B2B14、結(jié)果分析對照上圖分析，030ns之間Adder_Subtraction=1，為做加法。 分別為變化的情況，如圖中藍(lán)線所對應(yīng)數(shù)據(jù)，C0=0，A4A3A2A1 = 1101,B4B3B2B1 = 1101，C4S4S3S2S1 = 11010 ;即電路對應(yīng)中1101 + 110

9、仁11010，與理論響符。可以從圖中讀出，其他 也是與理論相符。再看30ns后的，Adder_Subtraction=0 ，電路做減法。分析40ns 時對應(yīng)的數(shù)據(jù)，A4A3A2A1 = 1001 ，B4B3B2B1 = 1000，輸出部分C4S4S3S2S1 = 10001，只取四位為 0001，即 1001-1000=0001，與 理論相符，再看 50ns 處，A4A3A2A1 = 1110 , B4B3B2B1=0010，輸 出部分 C4S4S3S2S1 = 11100,只取 四位為 1100 ,即1110-0010=1100，與理論相符，同樣其他情形從波形上看據(jù)與理論 相符。綜上，此電路

10、可以實現(xiàn)4位加法減法的運(yùn)算。1、時序邏輯設(shè)計1、題目1011序列發(fā)生器和檢測器的設(shè)計實現(xiàn)設(shè)計內(nèi)容：1）進(jìn)行需求分析，確定總體框架；2）畫出邏輯電路圖；3）對設(shè)計電路進(jìn)行仿真；設(shè)計要求：1）設(shè)計一個1011序列發(fā)生器；2）設(shè)計一個1011序列檢測器，改序列檢測器的輸入可以通過人工撥動開關(guān)來選擇；2、設(shè)計原理a、芯片簡介74194是一個雙向移位寄存器，能夠左移和右移。如下圖為，74194邏輯符號，具有SL （ R） SI左（右）移串行輸入端，A、E、C、D四個數(shù)據(jù)輸入端，S1、 SO控制端，異步低電平有效清零端CL RN和一個時鐘輸入端，輸出部分，QA、QE、QC、QD四個狀 態(tài)輸出端，為典型的串

11、/并行輸入，串/并行輸出型移位寄存器。其 中S1、SO控制端作用為，S1、SO = O O,保持狀態(tài)；S1、 SO = O 1,右移狀態(tài)；S1、SO = 1 O,左移狀態(tài)；S1、SO = 11,同步置數(shù)狀態(tài)，即當(dāng)S1、SO = 1 1且時鐘有效沿到來時 QAQBQCQD=ABCDO74194邏輯符號b、設(shè)計原理通過分析狀態(tài)圖來利用移位寄存器完成 1011序列發(fā)生器。 使用移位寄存器芯片74*194，將初始值設(shè)為1011，而后開始移位， 并將QA作為下一輸入。以此實現(xiàn)1011序列的產(chǎn)生，并用QA作為 序列發(fā)出端，得到串行輸出的1011序列。由于題目要求，改序列檢 測器可由人工手動撥動開關(guān)選擇，聯(lián)

12、系到74194的置數(shù)功能，我們可以將A、B、C、D四個輸入端作為選擇要發(fā)生序列的輸入端，即A、 B、C、D四個輸入端接到邏輯開關(guān)，撥動快關(guān)來決定要發(fā)生的序列， 但是再同時考慮輸出這邊，由于為左移，有 QA*=QB,QB*=QC,QC*=QD,QD*=SLSI ，如此循環(huán)，發(fā)現(xiàn)如果 SLSI二QA則可以往復(fù)的發(fā)生序列，達(dá)到目的。再看序列檢測器這邊，同樣由一個74194來實現(xiàn)，把前一個序列發(fā)生器的序列輸出端置入序列檢測器的SLSI輸入端，S1、CLRN接高電平，A、B、C、D接低電平，時鐘端接一起，S0作為一個檢 測器的使能端為：Control，當(dāng)S0=0時為正常檢測序列，當(dāng)S0=1時 重置為0。

13、因為此序列檢測器的檢測序列要能夠變化，構(gòu)思在檢測時 看他是否與輸入是相同即可，所以在檢測器的輸出端的每一輸出線上 分別與相應(yīng)的輸入端做異或運(yùn)算，若相同則為0,不同則為1，再將這四個異或后的結(jié)果用或門連接，取或門輸出為輸出端Result，即有 若序列相同則Result=0，若有任意一位不同則Result=1。3、設(shè)計結(jié)果a、Verilog 程序moduleSeque nce(Reset,CLK,A,B,C,D,Co ntrol,Seque nce,Result);in put Reset,CLK,A,B,C,D,Co ntrol;output Seque nce,Result;wire WIRE

14、_0,WIRE_21,WIRE_3,WIRE_4,WIRE_5,WIRE_6,WIRE_7,WIRE_8,WIRE_9,WIRE_10,WIRE_22,WIRE_23,WIRE_17,WIRE_18,WIRE_19,WIRE_20;assign Seque nee = WIRE_10;assig n WIRE_21 = 1;assign WIRE_22 = 0;assign WIRE_23 = 1;74194b2v_i nst(.SLSI(WIRE_O),B(B),C(C),.CLK(CLK),.CLRN(WIRE_21),D(D),.S1(WIRE_21),.SO(Reset),A(A),.

15、QA(WIRE_10),.QB(WIRE_3),.QC(WIRE_4),.QD(WIRE_5);assign WIRE_O = WIRE_10;assig n Result = WIRE_6 | WIRE_7 | WIRE_8 | WIRE_9; 74194b2v_i nst2(.SLSI(WIRE_10),.B(WIRE_22),.C(WIRE_22),.CLK(CLK),.CLRN(WIRE_23),.D(WIRE_22),.S1(WIRE_23),.S0(Co ntrol),.A(WIRE_22),.QA(WIRE_17),.QB(WIRE_20),.QC(WIRE_19),.QD(WI

16、RE_18);assign WIRE_6 = A 八 WIRE_17;assign WIRE_8 = WIRE_18 八 D;assign WIRE_7 = C 八 WIRE_19;assign WIRE_9 = B 八 WIRE_20;en dmoduleb、邏輯原理圖利用雙74194實現(xiàn)可以手動改變的4位任意序列發(fā)生器和序列檢測器C、1011序列發(fā)生器和序列檢測器波形仿真Utt10CEKK 0叵Coati*(flX 012i*5ttk 0三Ak 11*4£k 0CK 1三DA :Sequence!B :Re皿tB :10.0 hei30. Q ns40.0ns13.475 nsd

17、、改序列成1101后發(fā)生器和序列檢測器 波形仿真e、改序列成1001后發(fā)生器和序列檢測器 波形仿真Value13 48cutAOControlAOAOkA 1BAOCAO16DA 1魚BOResultE 1I10. Q ns20. Q 皿130,0 ns1I_II_If、改序列成0001后發(fā)生器和序列檢測器波形仿真4、結(jié)果分析首先對于初始的1011序列發(fā)生器和序列檢測器的設(shè)計中，起初Reset=1，為置入A、B、C、D輸入的所要發(fā)生的序列，即為1011， 然后再Reset=0為發(fā)生此序列，從序列輸出端 Sequenee端看出發(fā) 生了 序列，數(shù)據(jù)檢測器Control=0為檢測狀態(tài)， 對于每完成一

18、個1011序列Result就相應(yīng)地在下一個時鐘輸出一個 0,即序列正確，與題目要求以及需求一致。通過手動撥動A、B、C、D對應(yīng)的開關(guān)來改變要發(fā)生的序列， 得到如上圖的一些序列發(fā)生與檢測的實例，均與理論相符。三、總結(jié)1、加法減法電路設(shè)計總結(jié)利用本身就是一個加法器的芯片來設(shè)計加法減法電路，只需要變 通一下理解怎樣通過加法來實現(xiàn)減法，減法時把被減數(shù)的負(fù)值的補(bǔ)碼作為新的加數(shù)即可，最后再設(shè)計一個加法減法的控制端來控制電路做 加法還是減法。2、序列發(fā)生器和序列檢測器設(shè)計總結(jié)在本次設(shè)計中，發(fā)現(xiàn)1011序列的發(fā)生與檢測都有許多種方案可 行，有多種邏輯電路能實現(xiàn)該功能。但是出于提高芯片利用率，降低 成本的考慮，我在發(fā)生器和檢測器的設(shè)計時都使用了移位寄存器 74194.使用這種設(shè)計不僅使成本降到了最低， 利用率達(dá)到最