基于DSP與FPGA的藍牙數(shù)據(jù)采集系統(tǒng)設計

1、基于DSP與FPGA的藍牙數(shù)據(jù)采集系統(tǒng)設計數(shù)據(jù)采集系統(tǒng)廣泛地應用于工業(yè)、國防、圖像處理、信號檢測等領域。DSP處理器是一種高速的數(shù)字信號處理器，藍牙技術作為一種低成本、低功耗、近距離的無線通信技術，已廣泛應用于許多行業(yè)和領域1。本設計采用了DSP與FPGA協(xié)同控制處理，并用藍牙傳輸代替有線電纜傳輸，有效地解決了DSP和FPGA單獨處理的不足與有線電纜傳輸?shù)谋锥?，大大提高了?shù)據(jù)采集處理能力，拓寬了系統(tǒng)在環(huán)境較為惡劣或特殊場所的應用。1 系統(tǒng)硬件設計1.1系統(tǒng)總體設計基于DSP與FPGA的藍牙數(shù)據(jù)采集系統(tǒng)由下位機和上位機兩部分組成。其中下位機主要由前端傳感器、信號調(diào)理電路、ADC模數(shù)轉(zhuǎn)換電路、DS

2、P與FPGA協(xié)同處理模塊以及藍牙模塊組成，主要完成前端數(shù)據(jù)的采集、轉(zhuǎn)換、處理等功能，并將處理后的數(shù)據(jù)傳輸給上位機；上位機主要由USB藍牙適配器和PC機組成,完成數(shù)據(jù)的顯示、監(jiān)控、存儲等功能，并向下位機發(fā)送命令。該系統(tǒng)主要實現(xiàn)現(xiàn)場數(shù)據(jù)高精度、高速度、多通道實時采集，利用藍牙的無線傳輸特性實現(xiàn)數(shù)據(jù)的無線傳輸。系統(tǒng)硬件框圖如圖1所示。本系統(tǒng)中，DSP與FPGA協(xié)同控制處理是系統(tǒng)的核心部分，通過動作指令控制前端調(diào)理模塊進行數(shù)據(jù)采集，同時將采集到的數(shù)據(jù)經(jīng)DSP和FPGA協(xié)同處理，后由藍牙模塊將數(shù)據(jù)傳輸給上位機，由上位機完成后續(xù)的相應處理工作。1.2 前端調(diào)理模塊前端調(diào)理電路主要包括傳感器、信號調(diào)理電路、

3、ADC模數(shù)轉(zhuǎn)換模塊。信號調(diào)理電路包括模擬信號調(diào)理電路和數(shù)字信號調(diào)理電路。其模擬信號調(diào)理主要實現(xiàn)對模擬信號的緩沖、放大、衰減、隔離、濾波以及線性化等處理，以獲得ADC所需要的歸一化信號；數(shù)字信號調(diào)理主要完成對數(shù)字信號的整形、分頻、隔離、緩沖等處理，以便與FPGA模塊相連。前端調(diào)理電路的核心是模數(shù)轉(zhuǎn)換,對于模擬信號，傳感器采集的信號經(jīng)調(diào)理后需要進行模數(shù)轉(zhuǎn)換,然后與FPGA相連。而數(shù)字信號則經(jīng)過調(diào)理后可直接與FPGA相連。模數(shù)轉(zhuǎn)換模塊采用TI公司的高速、低功耗、6通道同步采樣的16位模數(shù)轉(zhuǎn)換器ADS8364。ADS8364采用+5 V工作電壓，具有80 dB共模抑制能力的全差分輸入通道，6個模擬輸入

4、通道(分為A,B,C 3組)可以同時并行采樣和轉(zhuǎn)換2?？紤]到FPGA可以靈活地改變時鐘頻率，進而改變系統(tǒng)的采樣頻率，所以ADS8364由FPGA提供時鐘和復位信號,最高頻率為5 MHz，其相應采樣頻率為250 kHz。同時FPGA還為ADS8364提供信號。A/D轉(zhuǎn)換結(jié)束后產(chǎn)生轉(zhuǎn)換結(jié)束信號,通過FPGA引發(fā)DSP的中斷。在轉(zhuǎn)換結(jié)束后，F(xiàn)PGA將6個16位的轉(zhuǎn)換結(jié)果讀入SDRAM中。ADS8364的地址/模式信號(A0，A1,A2)決定ADS8364的單通道、周期或FIFO模式的數(shù)據(jù)讀取方式。將ADD引腳置為高電平，使得讀出的數(shù)據(jù)中包括轉(zhuǎn)換通道信息。在系統(tǒng)中，采用FPGA實現(xiàn)ADS8364的接口

5、控制電路，ADS8364轉(zhuǎn)換數(shù)據(jù)通過FPGA存在SDRAM中。本系統(tǒng)中，ADS8364、FPGA、DSP與SDRAM的接口連接如圖2所示。1.3 DSP與FPGA協(xié)同處理模塊DSP和FPGA協(xié)同處理模塊是本系統(tǒng)的核心，其主要完成對ADS8364的控制、數(shù)據(jù)的計算以及相應的邏輯控制，并通過藍牙完成數(shù)據(jù)的傳輸。由于數(shù)據(jù)采集要求采集數(shù)據(jù)量大，多路信號同時采集，要求實時性好、速度快、精度高等，本系統(tǒng)采用基于DSP與FPGA協(xié)同處理。系統(tǒng)設計中,采用TI公司的DSP芯片TMS320F2812和Altera公司的FPGA芯片EP2C5。EP2C5是Altera公司推出的CycloneII序列FPGA器件，

6、采用TSMC90nm、Low-K工藝，1.2 V內(nèi)核電壓，工作電壓為1.15 V3.465 V,內(nèi)嵌RAM 119 808位，13個乘法器，并有143個I/O腳。在本系統(tǒng)中，為了數(shù)據(jù)緩存，需要在FPGA和DSP之間有一個FIFO來充當數(shù)據(jù)的緩存區(qū),同時為了滿足數(shù)據(jù)采集中高速實時數(shù)據(jù)流應用，避免FIFO溢出，設計時通過FPGA及SDRAM構造一個FIFO，以提供一個低成本并能滿足高速實時數(shù)據(jù)流傳輸?shù)慕鉀Q方案。本系統(tǒng)中的EP2C5時鐘信號由外部晶振提供，EP2C5的復位信號由TMS320F2812的I/O口實現(xiàn)。TMS320F2812為EP2C5產(chǎn)生復位信號，當EP2C5檢測到有效的復位信號后，就

7、會按照TMS320F2812產(chǎn)生的分頻因子觸發(fā)A/D轉(zhuǎn)換器進行A/D采樣，同時將ADS8364輸出的數(shù)據(jù)經(jīng)EP2C5預處理后,存儲到SDRAM中。EP2C5的JTGA口為其提供程序下載端口。TMS320F1812數(shù)字信號處理器是TI公司推出的低功耗、高性能32位定點數(shù)字信號處理器，它采用8級流水線結(jié)構,最高主頻150 MHz,片內(nèi)有18 KB RAM，128 KB Flash存儲器3。TMS320F1812采用3.3 V外設供電和1.8 V內(nèi)核供電，由外部電路提供電源和時鐘信號，與藍牙模塊、FPGA連接時不需要電平轉(zhuǎn)換。本系統(tǒng)中，TMS320F1812主要功能:控制FPGA及數(shù)據(jù)的讀取,通過向

8、FPGA發(fā)送復位信號、控制信號以及讀指令，使FPGA從SDRAM中讀取存儲的數(shù)據(jù)，并將數(shù)據(jù)傳輸給TMS320F1812；完成輸入數(shù)據(jù)的計算、打包等處理，與藍牙模塊連接。1.4 藍牙模塊本系統(tǒng)設計中，上位機通過USB藍牙適配器，將控制、動作指令發(fā)送給下位機，BlueCore2-External模塊接收指令經(jīng)DSP處理后傳給其他功能模塊，完成前端數(shù)據(jù)采集處理；下位機接收上位機命令，執(zhí)行相應命令，并通過BlueCore2-External模塊將采集處理后的數(shù)據(jù)無線傳輸給上位機，完成數(shù)據(jù)的顯示、監(jiān)控、存儲等。2 系統(tǒng)軟件實現(xiàn)本采集系統(tǒng)軟件設計主要包括數(shù)據(jù)采集和藍牙傳輸。其中，由于采用藍牙接口模塊和US

9、B藍牙適配器，這部分協(xié)議已經(jīng)固化在模塊中。因此，用戶只需要在DSP和FPGA中編寫數(shù)據(jù)采集、處理和收發(fā)程序。系統(tǒng)軟件流程圖如圖4所示。DSP和FPGA編程的主要任務是初始化、邏輯控制、前端數(shù)據(jù)采集和數(shù)據(jù)的處理傳輸。系統(tǒng)上電復位后，首先完成系統(tǒng)的初始化，包括FPGA、TMS320F1812和藍牙模塊的初始化；然后等待上位機藍牙適配器發(fā)送的控制指令，通過下位機的藍牙模塊完成與上位機的連接、數(shù)據(jù)傳輸、斷開連接等操作。在DSP收到上位機的控制信息后，選擇相應的處理算法，向FPGA發(fā)出動作指令，同時FPGA發(fā)出采集參數(shù)指令，控制A/D轉(zhuǎn)換器完成數(shù)據(jù)的采集，并將ADS8364輸出數(shù)據(jù)進行預處理后存入SDRAM中。當上位機通過藍牙提出讀取數(shù)據(jù)指令時，DSP向FPGA發(fā)出讀指令，F(xiàn)PGA從SDRAM中讀取數(shù)據(jù)并發(fā)送給DSP，由DSP完成數(shù)據(jù)的計算，打