基于-CMOS-工藝的全芯片-ESD-保護電路設(shè)計

1、精選優(yōu)質(zhì)文檔-傾情為你奉上專心-專注-專業(yè)微電子技術(shù)課程設(shè)計任務(wù)書及報告（論文）題 目 基于CMOS工藝的全芯片ESD保護電路設(shè)計 學 院 通信與電子工程學院 專業(yè)班級 電信141 學 號 學生姓名 鄒升華 微電子技術(shù)課程設(shè)計任務(wù)書題 目基于cmos工藝的全芯片esd保護電路設(shè)計題目類型 設(shè)計 論文 其他學 院通信與電子工程學院專業(yè)班級電信141任務(wù)要求（題目來源、應(yīng)完成的主要內(nèi)容、基本要求及成果形式、應(yīng)收集的資料及主要參考文獻等）題目來源：隨著如今IC工藝由微米量級向納米量級過渡，制程進一步提升，單個器件所能承受的靜電電壓/電流值持續(xù)減小。另外低壓、射頻等特殊運用又對芯片靜電防護提出了新的要

2、求。在過去的一份統(tǒng)計中，每年半導體產(chǎn)業(yè)由于ESD/EOS問題所帶來的經(jīng)濟損失就高達數(shù)百億美元。主要內(nèi)容：介紹了幾種常用 ESD 保護器件的特點和工作原理, 通過分析各種 ESD 放電情況 ,對如何選擇 ESD 保護器件,以及如何設(shè)計靜電泄放通路進行了深入研究, 提出了全芯片 ESD 保護電路設(shè)計方案, 并在 XFAB 0.6 m CMOS 工藝上設(shè)計了測試芯片?；疽螅簩?ESD 保護器件有 7 個基本要求:1)能為靜電提供有效的(快速低阻)泄放通路;2)通過正常的 I/O 信號時不工作 ;3)引入較低的電容、電阻 ;4)在保證健壯性的同時,盡可能減小面積 ;5)對鎖閉(latch up)有

3、較高的免疫 ;6)盡量不增加掩模,不修正工藝步驟 ,與普通工藝保持兼容 ;7)有較高的耐壓能力成果形式;仿真結(jié)果主要參考文獻： 1向洵，劉凡，基于C 1VI O S工藝的全芯片ESD保護電路設(shè)計，2010 2 何林峰 基于CMOS工藝的全芯片ESD設(shè)計 3 陳志鈞 CMOS集成電路ESD保護技術(shù)的研究和設(shè)計 4 姜玉稀，曹家麟 深亞微米CMOS工藝下全芯片ESD設(shè)計與仿真的研究 5 王怡飛，郭立 CMOS片上ESD保護電路設(shè)計研究基于 CMOS 工藝的全芯片 ESD 保護電路設(shè)計摘 要 :介紹了幾種常用 ESD 保護器件的特點和工作原理, 通過分析各種 ESD 放電情況 ,對如何選擇 ESD

4、保護器件,以及如何設(shè)計靜電泄放通路進行了深入研究, 提出了全芯片 ESD 保護電路設(shè)計方案, 并在 XFAB 0.6 m CMOS 工藝上設(shè)計了測試芯片。測試結(jié)果表明, 芯片的 ESD 失效電壓達到 5 kV。關(guān)鍵詞 :CMOS ;ESD;全芯片 ESD 保護Abstract： Characteristics and operational principle of ESD protection devices were presented.Based on the analyses of ESD discharge, methods for designing all chip ESD pr

5、otection circuit was described, imcluding the usage of ESD protection device and the design of electrostatic discharge path.Test chip was fabricated in XFAB' s 0.6 m CMOS process.Test results showed that the ESD failure voltage reached up to 5 kV .Key words: CMOS;ESD;All chip ESD protection1 引 言

6、 靜電是一種普遍存在與大自然中的現(xiàn)象。在正確認識分子和原子結(jié)構(gòu)以前，人們對靜電的認識來主要自于生活經(jīng)驗，比如用毛皮摩擦橡膠棒或絲綢摩擦金屬棒能夠吸引/排斥不同的帶電物體。無處不在的靜電時時刻刻地影響著人類的生產(chǎn)生活，人們對靜電所帶來不利影響的認識，甚至要早于對靜電本身機理的認識。 早在工業(yè)社會前的歐洲，就有因為在干燥冬季時人體毛發(fā)產(chǎn)生靜電導致面粉磨坊爆炸的案例。電力革命后的數(shù)百年，人類開始理解、利用電子，并開始正確認識靜電產(chǎn)生機理，提出了一系列防靜電的防護方案(如空氣加濕，使用防靜電的地毯等)，有效保障了一些敏感機械設(shè)備或儀器(在固定環(huán)境下)的正常運行。隨著電子信息時代的到來，過去需要在特定環(huán)

7、境下才能使用的大型精密電子設(shè)備開始小型化，走向每個人的家庭、辦公室，甚至每個人的口袋中。使用環(huán)境的多樣化對靜電防護工作提出了更高的要求:由于電子設(shè)備使用環(huán)境的多樣性和隨機性，企圖通過從產(chǎn)生源頭利用“堵”的方式消除靜電變得十分困難。于是工程師們另辟蹊徑，利用在目標電路外增加靜電放電回路的方式，在終端將靜電帶來的電荷“梳”走。這在一定程度上減少了靜電對電子設(shè)備的影響。 隨著電子工業(yè)的迅猛發(fā)展，集成化的芯片開始逐漸代替過去的板級電路成為電子行業(yè)中的主角。但集成電路工藝的線寬較小，單器件尺寸小，電場密度高，這就注定了集成電路芯片相較于板級電路有著更弱的靜電承受能力。而且隨著如今IC工藝由微米量級向納米

8、量級過渡，制程進一步提升，單個器件所能承受的靜電電壓/電流值持續(xù)減小。另外低壓、射頻等特殊運用又對芯片靜電防護提出了新的要求。在過去的一份統(tǒng)計中，每年半導體產(chǎn)業(yè)由于ESD/EOS問題所帶來的經(jīng)濟損失就高達數(shù)百億美元。按照如今醫(yī)院、高鐵、飛機等公共服務(wù)設(shè)施中芯片使用的廣泛程度，就算其中有萬分之一的芯片受到靜電的破壞而失效，都將造成惡劣的后果，對人們的生產(chǎn)生活甚至生命帶來嚴重威肋。所以對于芯片靜電保護的研究，既是一個工程問題，也是一個經(jīng)濟問題，也是一個關(guān)乎生命安全的問題。隨著 CMOS 集成電路產(chǎn)業(yè)的高速發(fā)展 ,工藝尺寸越來越小 ,單位面積芯片上集成的晶體管越來越多,極大地提高了集成電路的運算速度

9、, 同時也降低了單個芯片的制造成本 。但是 , 工藝的進步和尺寸的縮小使 ESD 問題變得日益嚴峻。ESD 保護電路的設(shè)計是用具有足夠泄放電流能力和健壯性的器件為 ESD 放電提供快速的泄放路徑 ,以保護內(nèi)部電路不被損壞。本文首先介紹對 ESD 器件的要求, 然后介紹各種 ESD 放電情況,以及內(nèi)部電路的 ESD 損壞機制 ;最后 , 基于 XC06 工藝, 針對各種放電情況, 進行ESD 保護電路設(shè)計。1.1 ESD的概念在介紹芯片的ESD防護方法之前，先簡要介紹一下靜電的相關(guān)概念。當兩個功函數(shù)不同的物體接觸、摩擦，并迅速分離后，在這兩種物體的表面會分別產(chǎn)生電量相等、極性相反的電荷。如果其中

10、一種物體是導體，那么在其接地之前它都會攜帶這些自由電子而帶負電;接地后這些自由電子就會移動走，該物體恢復電中性。而對于絕緣體，由于自由電子移動到了導體上，不能移動的質(zhì)子所帶的正電使得整個物體帶電極性為正。這個過程我們稱之為靜電充電。根據(jù)產(chǎn)生方式和對芯片影響的不同，我們一般將這些靜電所產(chǎn)生的問題分為兩類:ESD和EOS 。ESD （ Electrostatic Discharge )，即靜電放電。ESD事件一般伴隨著極高的電壓(數(shù)十伏特至上萬伏特)和極大的電流(數(shù)安培到數(shù)十安培)。但一般來說ESD事件持續(xù)時間較短，在幾十到幾百納秒范圍內(nèi)，因此單次ESD事件的總能量在mJ(微焦)量級。考慮到目前納

11、米量級的半導體工藝尺寸，這樣大小的能量足以使半導體發(fā)生擊穿、金屬線熔斷，或使柵氧擊穿。相較而言，EOS C Electrical Overstress)事件所涉及的電壓幅值較低，電流級別與ESD相仿(安培量級)，但持續(xù)時間更長(數(shù)微秒甚至是毫秒或更長)。因此單次EOS事件的總能量要比ESD事件大幾個數(shù)量級，造成破壞的程度也更大。因此，本文則是主要著眼于電路或系統(tǒng)中的ESD進行討論。2 ESD 保護器件2.1 CMOS工藝下常用ESD保護器件分析 CMOS (Complementary Metal-Oxide-Semiconductor)即互補式金屬氧化物半導體，發(fā)明于1963年。在1968年C

12、MOS工藝開始被引入集成電路生產(chǎn)與設(shè)計之中。自此之后CMOS工藝就一直在半導體領(lǐng)域承擔著舉足輕重的作用。其有著高性能，低漏電，工藝線寬容易控制的特點。在從微電子向納米電子過渡的今天，CMOS工藝依然煥發(fā)著活潑的生機。對于CMOS工藝下的ESD保護來講，機會與挑戰(zhàn)并存。一方面，多年以來CMOS工藝的廣泛使用使得非常多優(yōu)秀的工程師對基于此種工藝的ESD防護方案做出了許多有意義的研究，留下了諸多相關(guān)的ESD設(shè)計經(jīng)驗和方法論，很多經(jīng)典的方案沿用至今。另一方面，由于CMOS工藝本身的特殊性，例如工藝進步導致的柵漏電增大等因素，使得人們不得不重新審視很多成熟的ESD設(shè)計方案在新時代CMOS工藝下的合理性。

13、并且部分在老工藝下得到充分驗證的ESD保護結(jié)構(gòu)，在新工藝中將占用大量的版圖面積，并引入了諸多寄生效應(yīng)和噪聲源;大尺寸的ESD放電器件帶來了大量漏電，提高了芯片的靜態(tài)功耗。這些問題事實上在一定程度上抵消了CMOS工藝線寬減小所帶來的成本降低和性能提高。因此CMOS工藝下的ESD保護依舊是一個值得研究的對象。2.2 ESD 保護器件的要求進行 ESD 保護電路設(shè)計 ,首先要選擇適當?shù)钠骷?,以構(gòu)建 ESD電流泄放通路 。通常 ,對 ESD 保護器件有 7 個基本要求:1)能為靜電提供有效的(快速低阻)泄放通路；2)通過正常的 I/O 信號時不工作 ；3)引入較低的電容、電阻 ；4)在保證健壯性的同

14、時,盡可能減小面積 ；5)對鎖閉(latch up)有較高的免疫 ；6)盡量不增加掩模,不修正工藝步驟 ,與普通工藝保持兼容 ；7)有較高的耐壓能力 3。其中,1、2、5 項為基本要求 ；3、4 項是一致的 , 增加面積必然導致電容的增加, 實際設(shè)計時 ,需要對 ESD 防護等級和芯片的性能進行折中 ；對于第 6 項要求, 在普通工藝能達到 ESD 設(shè)計要求的情況下自然滿足 ,但是 ,先進工藝中, LDD 與自對準硅化物(Salicide)使得在設(shè)計 ESD 保護電路時往往不得不增加 SAB、ESD 注入 ;如果要求設(shè)計滿足第 6 項 , 則 ESD 保護電路僅能使用普通器件 ,如果要滿足第

15、7項的要求,則可能要增加 SAB、ESD 注入 ,或者需要制造其他高壓器件的工藝。3 ESD 放電模式與泄放路徑ESD 放電基本分為五種情況 :1)I/O 到電源的正負靜電;2)I/O 到地的正負靜電 ;3)I/O 之間的正負靜電;4)電源到地的正負靜電;5)不同類型電源之間以及不同類型地之間的正負靜電 。3.1 I/O 引出端與 V DD在 ESD 測試中 ,所有的 I/O 引出端分別對 V DD打三次正電 、三次負電, 每次打 ESD 的間隔時間為1 s(mil-std-883)。打 ESD 時, 除了被打 ESD 的引出端和電源引出端以外, 所有的引出端全部懸空, 類型相同的 V DD

16、引出端測試時連在一起接地 , 如果有多個類型電源, 則分別對各種類型電源進行 I/O 引出端到電源的 ESD 測試 。根據(jù)圖 1進行分析, I/O 焊盤(PAD1 或 PAD2)對電源 V CC 打正電時, ESD 電流可以直接沿箭頭方向流入 V CC 焊盤;打負電時 ,如果 I/O 焊盤到電源的ESD 保護器件是雙向的 ,則負電荷直接從 I/O 焊盤流入電源, 即電流從電源流入 I/O 焊盤, 如果 ESD保護器件是單向的, 則電流從電源通過電源到地的箝位流入地線, 再通過 I/O 焊盤到地的 ESD 保護器件流入 I/O 焊盤 。I/O 引出端到 GND 的電流泄放路徑與到電源的情況類似。

17、3.2I/O 引出端與 I/O 引出端I/O 引出端之間互打 ESD, 依次將每個 I/O 引出端對其他所有 I/O 引出端進行放電測試 。圖 1中,PAD1 對 PAD2打正電時, 靜電電流泄放路徑如圖中虛線所示, 電流流過 PAD1 到電源的 ESD 保護器件 ,再流過電源到地的箝位電路 ,最后經(jīng)過地線從GND 到 PAD2 的 ESD 保護器件流到 PAD2。3.3V DD 引出端與 GND 引出端電源到地打正電時 ,電流由電源到地的 Power Clamp 電路流到地 ;電源到地打負電時 ,電流由電源到地的反向二極管從地流向電源 。不同類型電源之間打 ESD 時 ,電流通過連接不同類型

18、電源的背靠背二極管泄放 ,即圖 1 中的 V CC to V CC Path 和 V SS to V SS Path ;不同類型地之間也是一樣。4 全芯片 ESD 電路保護設(shè)計通過對 ESD 器件和 ESD 電流泄放路徑的研究 ,本文基于 XFAB XC06 標準 CMOS 工藝 , 進行全芯片 ESD 保護電路設(shè)計 。系統(tǒng)結(jié)構(gòu)如圖 2 所示,主要包括:輸入級保護電路、輸出級保護電路 、電源箝位、電源到地的反向二極管、不同電源之間的二極管 。ESD 保護電路使用單向?qū)ㄆ骷?二極管或有寄生二極管的器件)和強大的電源到地箝位電路 ,通過低阻電源線與地線連接, 為各種 ESD 放電情況提供有效的泄

19、放路徑。4.1輸入級 ESD 保護電路圖 3(a)中使用二極管作為 I/O 端的 ESD 保護電路 ,提供 PD 模式、NS 模式下的電流泄放通路 ,但對于 ND 模式和 PS 模式, 二極管處于反偏狀態(tài) ,反偏箝位電壓過高 , 電流泄放能力較弱, 導通電阻較高 ,使箝位能力不夠, 且產(chǎn)生的熱量較大。圖 3(b)中使用 GGMOS ,相對于二極管 , 在 ND 模式和 PS模式下 , 可以工作在 snapback 狀態(tài)下 , 具有較強電流泄放能力和較低的維持電壓 。但是 , 由于較大的 MOS 管通常在版圖上畫成多個插指 ,導致 MOS管在 ESD 發(fā)生時開啟不均勻 ,不能很好地完成 ESD電

20、流的泄放。圖 3(c)中電路的工作原理與圖 3(b)類似,主要用于雙極工藝。圖 3(d)中采用主次兩級保護結(jié)構(gòu),主 ESD 器件為氧 NMOS, 次級結(jié)構(gòu)為電阻 R s 和薄柵 GGNMOS 。當 ESD 發(fā)生時, 次級GGMOS 保護管首先被擊穿, 電流通過電阻 R s 增大在主器件漏端的電壓 , 使器件有效開啟。但這種電路結(jié)構(gòu)沒有到電源的泄放通路, PD 模式、ND 模式下,ESD 電流還需要通過電源與地之間的 ESD 保護電路來泄放。當電源軌線較長、寄生電阻較大時 ,靜電來不及泄放 ,很容易導致內(nèi)部電路損壞。綜合考慮以上分析, 本文設(shè)計的輸入級 ESD 保護電路如圖 4 所示 。采用兩級

21、保護, 第一級為 ESD電流提供主要泄放路徑, R s 是第一級與第二級之間串聯(lián)的電阻, 一般設(shè)計為 200 400 , 該電阻對ESD 電流有阻礙作用 ,在大電流情況下 , 與第二級保護電路共同保護輸入級電路的柵。另外, 在第一級的柵與電源或地之間, 串聯(lián)阻值為 1 k的電阻 ,使 MOS 管的多個插指均勻開啟, 并且在 ND 模式 、PS 模式下增加 GGMOS 的導通時間 。圖 4 顯示了輸入焊盤對 V SS 打正電和負電時的電流路徑 , 利用 NMOS 和 PMOS 寄生體二極管的正向?qū)ê碗娫大槲粊韺崿F(xiàn) 。與四種經(jīng)典 I/O ESD 保護電路相比 ,本文設(shè)計的 ESD 保護電路既解決

22、了 ND 模式和 PS 模式下圖3(a)電路的反偏問題 ,又解決了圖 3(b)電路的插指導通不均勻問題 。此外 ,設(shè)計采用的兩級保護結(jié)構(gòu)更好地保護了內(nèi)部電路的柵氧 。不僅如此 ,該電路采用 CMOS 工藝提供的普通器件進行設(shè)計, 未增加掩膜版和額外工藝, 在保證 ESD 性能的前提下, 大大降低了成本 。4.2電源箝位從前面的敘述中可以看出電源箝位在全芯片ESD 保護電路設(shè)計中的重要性 ?？梢哉f, 五種情況的 ESD 測試下, 泄放路徑幾乎都會包含該電路, 幾種常見的電源箝位電路如圖 5 所示。圖 5(a)中使用二極管作為電源到地的箝位電路 ,當電源對地有一負脈沖時,此二極管正向?qū)ㄐ狗烹娏?

23、;當電源對地有一正脈沖時, 二極管反向擊穿 ,將電源電壓箝制在一定的電位。雖然該電路結(jié)構(gòu)簡單 ,但是較高的反向擊穿電壓不能很好地保護內(nèi)部電路,而且產(chǎn)生較大的熱量 , 容易損壞二極管。圖 5(b)中使用一個大面積的 NMOS 作為電源到地的箝位電路, 當電源對地有一負脈沖時,寄生體二極管正向?qū)ㄐ狗烹娏?當電源對地有一正向脈沖時,NMOS 進入snapback 狀態(tài) ,對 ESD 電流進行泄放。該電路需占用較大的面積, 增加了成本 。圖 5(c)所示是基于 RC 的 ESD 檢測電路 4, 5 , 利用電容感應(yīng)ESD,開啟 NMOS 管對 ESD 電流進行泄放。以此為基礎(chǔ) ,設(shè)計了一個電源箝位電

24、路,如圖 6 所示 。圖6 中, M9 是 ESD 電流泄放管, M1 為 M2 柵極到地提供軟連接, M2 設(shè)計為 L 很大的倒管, 作大電阻使用 ,M3 用作電容 。當 V DD 突然升高 , 或者 GND 突然降低, 由于電容電量不能突變, 所以 M3 的柵極電位與地的電壓差保持一致 , 此時, V 2 的電平被視為低電平, 使 W/L 足夠大的 M9 導通 , 泄放 ESD 電流,將 V DD 與地之間的電平拉近, 直到 M2 對 M3 充電,使 V 2 處的電壓被認為是高電平為止 。4.3 ESD 仿真結(jié)果針對 ESD 的各種放電情況進行仿真 。圖 7 所示為 PD 模式、NS 模式

25、 ,以及電源對地打正、負靜電情況下的仿真結(jié)果。仿真結(jié)果表明, 無論是 I/O 端口對 V DD 、GND,或是 V DD 對 GND 的 ESD 靜電, 設(shè)計均滿足要求 ,ESD 電流得到快速 、充分的泄放 , 內(nèi)部電路各個節(jié)點電壓都在安全電壓范圍內(nèi) 。圖 7(a)、(b)所示分別為輸入端口對 V DD 打正 、負 ESD 時輸入級電路的柵極電壓?？梢钥闯?,柵極電壓一直處于安全范圍內(nèi) 。圖 7(c)、(d)所示是電源對地打正、負ESD 時芯片的電源電壓 。可以看出, ESD 電流得到迅速泄放 ,電壓被迅速拉到安全電壓范圍以內(nèi) 。其他各種情況的仿真結(jié)果均表明 ,設(shè)計滿足要求。5 總 結(jié)本文系統(tǒng)介紹了全芯片 ESD 保護電路的設(shè)計方法;深入分析了 ESD 器件的特性要求和選用原則 ;研究了 ESD 的各種放電情況 ,分析了各種情況下 ESD 電流的泄放路徑。在此基礎(chǔ)上 ,基于 XFAB0.6 m 標準 CMOS