Verilog HDL數(shù)字時鐘設(shè)計

1、實驗報告課程名稱： 可編程邏輯器件與數(shù)字系統(tǒng)設(shè)計 實驗項目： 數(shù)字時鐘設(shè)計 專業(yè)班級： 姓 名： 學(xué) 號： 實驗室號： 實驗組號： 實驗時間： 批閱時間： 指導(dǎo)教師： 成 績： 沈陽工業(yè)大學(xué)實驗報告專業(yè)班級： 學(xué)號： 姓名： 實驗名稱：數(shù)字時鐘設(shè)計1.實驗?zāi)康模菏煜uartus II 6.0運行環(huán)境，掌握基本使用方法；學(xué)會使用Quartus II編寫程序，進(jìn)行下載驗證。2.實驗內(nèi)容：（1）60進(jìn)制計數(shù)器；（2）24進(jìn)制計數(shù)器；（3）調(diào)用24進(jìn)制和60進(jìn)制計數(shù)器制作數(shù)字時鐘。3. 實驗方案（1）編寫題目要求的程序；（2）按照要求將相關(guān)程序進(jìn)行檢測和調(diào)試，運行正確的程序；（3）程序完成后，將其與

2、實驗箱連接，并打開電源；（4）下載程序到芯片內(nèi)；（5）觀察程序功能是否成功實現(xiàn)。4. 實驗步驟或程序詳細(xì)過程見附錄。5程序運行結(jié)果運行結(jié)果如下圖所示：24進(jìn)制計數(shù)器60進(jìn)制計數(shù)器6出現(xiàn)的問題及解決方法首次運行程序時，沒有任何出錯狀況；而在下載后，發(fā)現(xiàn)24進(jìn)制計數(shù)器中的頻率有些快，只要把頻率的短路針調(diào)到1Hz即可，沒有其他問題。附錄A（24進(jìn)制計數(shù)器）1、功能實現(xiàn)與程序選擇24進(jìn)制計數(shù)器是實現(xiàn)從0到23的計數(shù)。由此可以運用Verilog HDL語言將此功能實現(xiàn)。2、程序運行與調(diào)試module count24(Rd,EN,CLK,Qh,Ql,C);input Rd,EN,CLK;output 3:

3、0Qh,Ql;output C;reg 3:0Qh,Ql;reg C;initialbeginQh=4'd0;Ql=4'd0;C=0;endalways (posedge CLK)beginif(EN=1)beginif(Rd=0)beginQh=4'd0;Ql=4'd0;C=0;endelse if(Qh<4'd2&&Ql<4'd9)Ql=Ql+1;else if(Qh<4'd2&&Ql=4'd9)beginQh=Qh+1;Ql=4'd0;endelse if(Qh=4&

4、#39;d2&&Ql<4'd3)Ql=Ql+1;else beginQh=4'd0;Ql=4'd0;C=0;endif(Qh=4'd2&&Ql=4'd3)C=1;endendendmodule3、保存一個名稱，建立一個和module模塊的名稱一致的工程并進(jìn)行調(diào)試。4、新建一個波形文件，并且把各變量都輸入到里面，繪制出波形。波形同上面的程序運行結(jié)果相同。附錄B（60進(jìn)制計數(shù)器）1、功能實現(xiàn)與程序選擇60進(jìn)制計數(shù)器是實現(xiàn)從0到59的計數(shù)。由此可以運用Verilog HDL語言將此功能實現(xiàn)。2、程序運行與調(diào)試module

5、count60(Rd,EN,CLK,Qh,Ql,C);input Rd,EN,CLK;output 3:0Qh,Ql;output C;reg 3:0Qh,Ql;reg C;initialbeginQh=4'd0;Ql=4'd0;C=0;endalways (posedge CLK)beginif(EN=1)if(Rd=0)beginQh=4'd0;Ql=4'd0;C=0;endelse if(Ql<4'd9)Ql=Ql+1;else if(Qh<4'd5&&Ql=4'd9)beginQh=Qh+1;Ql=4&

6、#39;d0;endelsebeginQh=4'd0;Ql=4'd0;C=0;endif(Qh=4'd5&&Ql=4'd9)C=1;endendmodule3、保存一個名稱，建立一個和module模塊的名稱一致的工程并進(jìn)行調(diào)試。4、新建一個波形文件，并且把各變量都輸入到里面，繪制出波形。波形同上面的程序運行結(jié)果相同。附錄C（數(shù)字時鐘）1、功能實現(xiàn)與程序選擇數(shù)字時鐘是實現(xiàn)從一天24小時的顯示，精確到秒。（需要調(diào)用前面24進(jìn)制計數(shù)器和60進(jìn)制計數(shù)器的程序）由此可以運用Verilog HDL語言將此功能實現(xiàn)。2、程序運行與調(diào)試module clock(Rd,EN,CLK,Qhh,Qhl,Qmh,Qml,Qsh,Qsl);input Rd,EN,CLK;output3:0 Qhh,Qhl,Qmh,Qml,Qsh,Qsl;count60 A1(Rd,EN,CLK,Qsh,Qsl,Cs);count60 A2(Rd,EN,nCs,Qmh,Qml,Cm);count24 A3(Rd,EN,nCm,Qhh,Qhl);not A4(nCs,Cs);not A5(nCm,Cm);