串并FIR濾波器設(shè)計(jì)

1、串并FIR濾波器設(shè)計(jì)并行FIR濾波器具有速度快、容易設(shè)計(jì)的特點(diǎn)，但是要占用大量的資源。在多階數(shù)的亞高頻系統(tǒng)設(shè)計(jì)中，使用并行結(jié)構(gòu)并不合算，但亞高頻系統(tǒng)需要較高的處理速度，而串行架構(gòu)往往達(dá)不到要求，因此，結(jié)合串并這兩種設(shè)計(jì)方法的長(zhǎng)處，在使用較少的硬件資源的同時(shí)實(shí)現(xiàn)了較高的處理速度，這里說明一種65階八路并行、支路串行FIR濾波器的設(shè)計(jì)（實(shí)際使用了1個(gè)乘法器，8個(gè)乘累加器，一個(gè)累加器）。12332636464M41M42M43M44M45M46M47M48C41C42C43C44C45C46C47C48C33ADD1ADD8MAC_ptrMUX 8_1D_outAdd_ptr處理上圖為基本的原理圖。

2、首先假設(shè)進(jìn)入的采樣數(shù)據(jù)寬度為12位。其中M4x存儲(chǔ)陣用來存儲(chǔ)對(duì)應(yīng)相同系數(shù)的數(shù)據(jù)和，共分八個(gè)塊，每個(gè)存儲(chǔ)塊有四個(gè)存儲(chǔ)單元，每個(gè)單元的數(shù)據(jù)寬度為13Bit。對(duì)應(yīng)的，將系數(shù)也分成八塊，每塊同樣包含四個(gè)系數(shù)數(shù)據(jù)，存儲(chǔ)在FPGA的LE中，實(shí)際就是在ROM中。這樣就形成了八路并行工作的硬件架構(gòu)，在這種架構(gòu)中，使用一個(gè)指針（MAC_ptr）足以進(jìn)行數(shù)據(jù)查詢。每路以完全相同、完全同步的乘累加的方式完成本支路的工作，之后以累加的方式完成支路乘累加結(jié)果數(shù)據(jù)的和（也可以用加法樹的方式完成最后的和運(yùn)算，這樣速度會(huì)更快一些），完成一次卷積運(yùn)算。最后輸出的數(shù)據(jù)寬度這里定為16位。同時(shí)為了通用性和將來使用的便捷，這里假設(shè)的

3、其它環(huán)節(jié)的數(shù)據(jù)寬度為：系數(shù)16位（需要經(jīng)過系數(shù)擴(kuò)展：2的15次冪，補(bǔ)碼處理，使用MATLAB完成的）。其中，第32號(hào)數(shù)據(jù)需要單獨(dú)處理。全系統(tǒng)的工作流程為：收到外圍的數(shù)據(jù)來信號(hào)D_Com后在下一個(gè)時(shí)鐘周期前沿存儲(chǔ)采樣數(shù)據(jù)，同時(shí)將上次存儲(chǔ)的數(shù)據(jù)按照對(duì)應(yīng)順序分別進(jìn)行相加存儲(chǔ)到各個(gè)M4塊中、單獨(dú)處理第32號(hào)數(shù)據(jù)（上述過程為流水線），之后同時(shí)同步進(jìn)行各個(gè)支路的乘累加運(yùn)算，最后把各支路的運(yùn)算結(jié)果進(jìn)行累加完成本次卷積處理。本系統(tǒng)采用狀態(tài)機(jī)進(jìn)行時(shí)序控制，需要說明的是狀態(tài)機(jī)起始需要控制各支路累加器進(jìn)行清零工作，由于設(shè)計(jì)的巧合，這里在每次卷積運(yùn)算起始不需要對(duì)指針進(jìn)行清零工作，但是為了將來的通用和使用的便捷在這里仍

4、然進(jìn)行了這一設(shè)計(jì)。卷積系數(shù)的確定是進(jìn)行數(shù)字濾波器設(shè)計(jì)的另外一個(gè)重要的工作，而專業(yè)軟件的介入，使這項(xiàng)工作變成一種近乎體力的簡(jiǎn)單勞動(dòng)，這里使用的是MATLAB ，采樣頻率為150K Hz，得出的系數(shù)如下：const int16_T B65 = -89, -562, -1174, -1486, -1034, -38, 674, 493, -235, -572, -118, 481, 389, -275, -565, -22, 608, 374, -473, -704, 140, 919, 382, -899, -1032, 520, 1716, 393, -2319, -2346, 2732, 10

5、033, 13505, 10033, 2732, -2346, -2319, 393, 1716, 520, -1032, -899, 382, 919, 140, -704, -473, 374, 608, -22, -565, -275, 389, 481, -118, -572, -235, 493, 674, -38, -1034, -1486, -1174, -562, -89;使用專業(yè)軟件的另外一個(gè)好處是，可以直接導(dǎo)出對(duì)應(yīng)的HDL行為級(jí)代碼模塊，雖然一般情況下代碼架構(gòu)讓設(shè)計(jì)者難以容忍，甚至代碼是不可綜合的，但是在功能仿真中卻有很大的用處。設(shè)計(jì)者使用相同的激勵(lì)，先從計(jì)算機(jī)得到的HDL行為級(jí)代碼模塊中得到激勵(lì)的結(jié)果，然后使用相同的激勵(lì)去驅(qū)動(dòng)設(shè)計(jì)者編寫的HDL代碼模塊，將兩者激勵(lì)結(jié)果進(jìn)行比較，可以得出綜合前的設(shè)計(jì)功能是否正確，為后繼工作奠定了堅(jiān)實(shí)的基礎(chǔ)。當(dāng)然，在這里，使用單位脈沖沖擊響應(yīng)的方式來檢驗(yàn)?zāi)K輸出結(jié)果是否與系數(shù)相同也可以方便的判斷設(shè)計(jì)正確與否?？删C合代碼Filter_ws