Verilog基礎入門知識點

1、Verilog基礎入門知識點一、邏輯值邏輯0:表示低電平，也就對應我們電路GND邏輯1 ：表示高電平，也就是對應我們電路的vccbuf0buf邏輯X:表示未知，有可能是高電平，也有可能是低電平； 邏輯乙表示高阻態(tài)，外部沒有激勵信號，是一個懸空狀態(tài)0: Lq w Fa I serLagi c Low,G rourtd,VS5rNegative, AssertionXHighJrua Logic Hi gh.Ppwe r_VDDrg 匚 Positive AssertiontfCCbuf1buftflOccurs at Logical WhichCanrnt be Rpsolved Conflic

2、t- pyi. HiKt Tri-Suted,Disabled Driver（Unknon|0二、數(shù)字進制與表示格式Verilog數(shù)字進制格式包括二進制、八進制、十進制和十六進制。一般常用的為二進制、十進制和十六進制。二進制表示如下：4 b010俵示4位二進制數(shù)字0101十進制表示如下：4 d2表示4位十進制數(shù)字2 （二進制0010）十六進制表示如下：4 ha表示4位十六進制數(shù)字a （二進制1010）16 b1001_1010_1010_1001 = 16 h9AA9三、標識符 標識符 ( identifier )用于定義模塊名、端口名、信號名等。 標識符可以是任意一組 字母、數(shù)字、$符號和_

3、(下劃線 )符號的組合； 但標識符的第一個字符必須是字母或者下劃線； 標識符是區(qū)分大小寫的； 不建議大小寫混合使用； 普通內(nèi)部信號建議全部小寫； 信號命名最好體現(xiàn)信號的含義，簡潔、清晰、易懂； 以下是一些推薦的寫法：1、用有意義的有效的名字如 sum 、cpu_addr 等。2、用下劃線區(qū)分詞，如 cpu_addr。3、采用一些前綴或后綴，比如時鐘采用elk前綴：clk_50,clk_cpu; 三、數(shù)據(jù)類型在 Verilog 語言中，主要有三大類數(shù)據(jù)類型：寄存器數(shù)據(jù)類型、 線網(wǎng)數(shù)據(jù)類型和 參數(shù)數(shù)據(jù)類型。從名稱中， 我們可以看出， 真正在數(shù)字電路中起作用的數(shù)據(jù)類型應該 是 寄存器數(shù)據(jù)類型 和線網(wǎng)

4、數(shù)據(jù)類型 。寄存器類型：寄存器表示一個抽象的數(shù)據(jù)存儲單元， 通過賦值語句可以改變 寄存器儲存的值寄存器數(shù)據(jù)類型的關鍵字是 reg， reg 類型數(shù)據(jù)的默認初始值為不定值 xreg類型的數(shù)據(jù)只能在always語句和initial語句中被賦值如果該過程語句描述的是 時序邏輯，即always語句帶有時鐘 信號，則該寄存器變量對應為觸發(fā)器；如果該過程語句描述的是 組合邏輯，即always語句不帶有時 鐘信號，則該寄存器變量對應為硬件連線；線網(wǎng)類型：線網(wǎng)數(shù)據(jù)類型包括 wire型和tri型，其中最常用的就是 wire類型。線網(wǎng)數(shù)據(jù)類型表示結構實體（例如門）之間的物理連線。線網(wǎng)類型的變量不能儲存值，它的值是

5、由驅動它的元件所決定的。 驅動線網(wǎng)類型變量的元件有門、連續(xù)賦值語句、 assign等。如果沒有驅動元件連接到線網(wǎng)類型的變量上，則該變量就是高阻的，即其值為z。參數(shù)類型：參數(shù)其實就是一個常量，在Verilog HDL中用parameter定義常 量。我們可以一次定義多個參數(shù)，參數(shù)與參數(shù)之間需要用逗號隔開。 每個參數(shù)定義的右邊必須是一個常數(shù)表達式。四、運算符Verilog中的操作符按照功能可以分為下述類型：1、算術運算符符號使用方法說明+a + ba加上b-a - ba減去b*a * ba乘以b/a / ba除以b%a % ba模除b2、關系運算符符號使用方法說明a ba大于ba ba小于b= b

6、a大于等于b=a= ba小于等于b=a = ba等于b!=a != ba不等于b3、邏輯運算符符號使用方法說明!aa的非如果a為0,那么a的非是1。&a & ba與上b如果a和b都為1，a&b結果才為1，表示真。IIa II ba或上b如果a或者b有一個為1，a|b結果為1，表示真。4、條件運算符符號使用方法說明?:a ? b : c如果a為真，就選擇b,否則選擇c5、位運算符符號使用方法說明a將a的每個位進行取反&a & b將a的每個位與b相同的位進行相與|a | b將a的每個位與b相同的位進行相或Aa a b將a的每個位與b相同的位進行異或6、移位運算符符號使用方法說明a a b將a右移b

7、位7、拼接運算符符號使用方法說明a,b將a和b拼接起來，作為 個新信號運算符的優(yōu)先級:運算符優(yōu)先級!、最高*、 /、 %次高+、 -VV、V、二、= *1 1 MBIHI 一一、！ =、 、!=&A、八I&II次低?最低五、常用關鍵字關鍵字含義module模塊開始定義in put輸入端口定義output輸出端口定義inout雙向端口定義parameter信號的參數(shù)定義wirewire信號疋義regreg信號疋義always產(chǎn)生Reg信號語句的關鍵字assig n產(chǎn)生wire信號語句的關鍵子begi n語句的起始標志end語句的結束標志edge/posedge/negedge時序電路的標志cas

8、eCase語句起始標記defaultCase語句的默認分支標志endcaseCase語句結束標記ifif/else語句標記elseif/else語句標記forfor語句標記en dmodule模塊結束定義六、程序框架Verilog的基本設計單元是“模塊” （block）。一個模塊是由兩部分組成的，一部分描述接口，另一部分描述邏輯功 能。每個Verilog程序包括4個主要的部分：端口定義、10說明、內(nèi)部信號聲明、功能定義檔由山 F41138(nlL A 13,1 nS)input rl；# nZY E3:inpitt 2 0_Boutput7 OnT；e67;0W;alvaytACnIK nf2 E3, B) ifCatll M M E3)beeinc*i(l)3*b：iOO: