復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式

1、復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式數(shù)字信號處理、計(jì)算、程序數(shù)字信號處理、計(jì)算、程序 算法和硬線邏輯的基本概念算法和硬線邏輯的基本概念數(shù)字信號處理Computing）算法和數(shù)據(jù)結(jié)構(gòu)編程語言和程序體系結(jié)構(gòu)硬線邏輯 復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式數(shù)字信號處理的基本概念數(shù)字信號處理的基本概念現(xiàn)代電子系統(tǒng)設(shè)備中廣泛使用了數(shù)字信號處理 專用集成電路。用于數(shù)字信號傳輸中所必需的濾波、變換、加密、解密、編碼、解碼、糾檢錯、壓縮、解壓縮等操作。處理工作從本質(zhì)上說都是數(shù)學(xué)運(yùn)算。完全可以用計(jì)算機(jī)或微處理器來完成處理工作。復(fù)雜數(shù)字邏輯VerilogH

2、DL相關(guān)設(shè)計(jì)方式計(jì)算（計(jì)算（Computing）的基本概念的基本概念 “Computing 這門學(xué)問研究怎樣系統(tǒng)地有步驟地描述和轉(zhuǎn)換信息，實(shí)質(zhì)上它是一門覆蓋了多個知識和技術(shù)范疇的學(xué)問，其中包括了計(jì)算的理論、分析、設(shè)計(jì)、效率和應(yīng)用。它提出的最基本的問題是什么樣的工作能自動完成，什么樣的不能?！保ㄕ訢enning et al., “Computing as a Discipline,” Communication of ACM, January,1989）。復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式算法和數(shù)據(jù)結(jié)構(gòu)的基本概念算法和數(shù)據(jù)結(jié)構(gòu)的基本概念算法就是解決特定問題的有序步驟。數(shù)據(jù)結(jié)構(gòu)就是解決

3、特定問題的相應(yīng)的模型。復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式編程語言和程序的基本概念編程語言和程序的基本概念編程語言：編程語言： 程序員利用一種由專家設(shè)計(jì)的既可以被人理解，也可以被計(jì)算機(jī)解釋的語言來表示算法問題的求解過程。這種語言就是編程語言。程序：程序：由編程語言所表達(dá)的算法問題的求解過程就是。 常用的編程語言：常用的編程語言：C、Pascal、Fortran、Basic或匯編語言。 復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式計(jì)算機(jī)體系結(jié)構(gòu)和硬線邏輯計(jì)算機(jī)體系結(jié)構(gòu)和硬線邏輯的基本概念的基本概念計(jì)算機(jī)體統(tǒng)結(jié)構(gòu)：計(jì)算機(jī)體統(tǒng)結(jié)構(gòu)：是一門討論和研究通用的計(jì)算機(jī)中央處理器如何提高運(yùn)算速度性能的

4、學(xué)問。硬線邏輯：硬線邏輯： 由與門、或門、非門、觸發(fā)器、多路器等基本邏輯部件造成的邏輯系統(tǒng)。 復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式數(shù)字信號處理系統(tǒng)的分類數(shù)字信號處理系統(tǒng)的分類 非實(shí)時(shí)系統(tǒng)非實(shí)時(shí)系統(tǒng)： 信號處理的工作是可以事后進(jìn)行。 實(shí)時(shí)系統(tǒng)實(shí)時(shí)系統(tǒng)： 信號處理的工作必須在規(guī)定的很短的時(shí)間內(nèi)完成。 復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式數(shù)字信號處理系統(tǒng)的實(shí)現(xiàn)數(shù)字信號處理系統(tǒng)的實(shí)現(xiàn) 非實(shí)時(shí)系統(tǒng)非實(shí)時(shí)系統(tǒng)： 通用的計(jì)算機(jī)和利用通用計(jì)算機(jī)改裝的設(shè)備，主要工作量是編寫 “C” 程序。 實(shí)時(shí)系統(tǒng)實(shí)時(shí)系統(tǒng)： 信號處理專用的微處理器為核心的設(shè)備，主要工作量是編寫匯編程序。 復(fù)雜數(shù)字邏輯Veril

5、ogHDL相關(guān)設(shè)計(jì)方式實(shí)時(shí)數(shù)字信號實(shí)時(shí)數(shù)字信號處理系統(tǒng)實(shí)現(xiàn)中存在的技術(shù)難點(diǎn)處理系統(tǒng)實(shí)現(xiàn)中存在的技術(shù)難點(diǎn) 算法問題。電路實(shí)現(xiàn)問題： 如果由最快的信號處理專用的微處理器為核心的設(shè)備也來不及處理如此大量的數(shù)據(jù)怎么辦呢？ 復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式實(shí)時(shí)數(shù)字信號實(shí)時(shí)數(shù)字信號處理系統(tǒng)實(shí)現(xiàn)中存在的技術(shù)難點(diǎn)處理系統(tǒng)實(shí)現(xiàn)中存在的技術(shù)難點(diǎn)和解決辦法和解決辦法 算法問題。研究并行快速算法。 電路實(shí)現(xiàn)問題： 設(shè)計(jì)并研制具有并行結(jié)構(gòu)的數(shù)字和計(jì)算邏輯結(jié)構(gòu)。 復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式實(shí)時(shí)數(shù)字信號實(shí)時(shí)數(shù)字信號處理系統(tǒng)實(shí)現(xiàn)中存在的技術(shù)難點(diǎn)處理系統(tǒng)實(shí)現(xiàn)中存在的技術(shù)難點(diǎn)和解決辦法和解決辦法 電

6、路實(shí)現(xiàn)的兩個方向： FPGA 專用集成電路 復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式實(shí)時(shí)數(shù)字信號實(shí)時(shí)數(shù)字信號處理系統(tǒng)實(shí)現(xiàn)中存在的技術(shù)難點(diǎn)處理系統(tǒng)實(shí)現(xiàn)中存在的技術(shù)難點(diǎn)和解決辦法和解決辦法 用于信號處理的 FPGA 和專用集成 電路（ASIC）設(shè)計(jì)的方法： Verilog HDL建模、仿真、綜合和全面驗(yàn)證。 復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式復(fù)雜數(shù)字邏輯系統(tǒng)的復(fù)雜數(shù)字邏輯系統(tǒng)的Verilog HDLVerilog HDL設(shè)計(jì)方法簡介設(shè)計(jì)方法簡介復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式？嵌入式微處理機(jī)系統(tǒng)嵌入式微處理機(jī)系統(tǒng)數(shù)字信號處理系統(tǒng)數(shù)字信號處理系統(tǒng)高速并行計(jì)算邏輯高速并行計(jì)算

7、邏輯 高速通信協(xié)議電路高速通信協(xié)議電路高速編碼高速編碼/解碼、加密解碼、加密/解密電路解密電路復(fù)雜的多功能智能接口復(fù)雜的多功能智能接口門邏輯總數(shù)超過幾萬門達(dá)到幾百甚至達(dá)幾千門邏輯總數(shù)超過幾萬門達(dá)到幾百甚至達(dá)幾千 萬門的數(shù)字系統(tǒng)萬門的數(shù)字系統(tǒng)復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式 復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式 怎樣設(shè)計(jì)如此復(fù)雜的系統(tǒng)？復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式Top-Down 設(shè)計(jì)思想 系 統(tǒng) 級 設(shè) 計(jì)模 塊 模 塊 模 塊 模 塊 模 塊模 塊 模 塊 C 模 塊

8、模 塊 模 塊復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式 HDL 設(shè) 計(jì) 文 件 HDL 功 能 仿 真 HDL 綜 合 優(yōu) 化 、 布 局 布 線 布 線 后 門 級 仿 真 圖 1-6-3 HDL 設(shè) 計(jì) 流 程 圖 電 路 功 能 仿 真 電 路 圖 設(shè) 計(jì) 文 件 電 路 制 造 工 藝 文 件 或 FPGA 碼 流 文 件 有 問 題 沒 問 題有 問 題 沒 問 題 有 問 題 沒 問 題 與 實(shí) 現(xiàn) 邏 輯 的 物理 器 件 有 關(guān) 的 工 藝技 術(shù) 文 件確 定 實(shí) 現(xiàn) 電 路的 具 體 庫 名復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式？復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)

9、設(shè)計(jì)方式復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式 Verilog HDL 公開發(fā)表 CADENCE 公司購買 Verilog 版權(quán) 1990 1989 1980s Verilog-XL 誕生 模擬和數(shù)字都適用的 Verilog 標(biāo)準(zhǔn) 公開發(fā)表 1998 ? VerilogHDLIEEE1364 標(biāo)準(zhǔn) 公開發(fā)表 有關(guān) VerilogHDL 的全部權(quán)利都移交給 OVI（Open Verilog International) 1995 1990復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式 VHDL VITAL 系統(tǒng)級 算法級 寄存器傳輸級 邏輯門級 開

10、關(guān)電路級 行為級 的抽象 VerilogHDL 與 VHDL 建 模 能 力 的 比 較 Verilog復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式abslout復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式abslout這個行為的描述并沒有說明如果輸入 a 或 b是三態(tài)的（高阻時(shí)）輸出應(yīng)該是什么，但有具體結(jié)構(gòu)的真實(shí)電路是有一定的輸出的。RTL模塊的數(shù)據(jù)流動必須基于時(shí)鐘。RTL模塊在每個時(shí)鐘的沿時(shí)刻，其變量的值必定是精確的

11、。RTL模塊是可綜合的，它是行為模塊的一個子集合。復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式outabslselbselansl復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式Verilog HDL入門 復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式Verilog HDL模塊的測試module t; wire 8:0 sumout; reg 7:0 ain, bin; reg clk; initial begin rst = 1；clk = 0; ain = 0; bin=3; #70 rst=0； # 70 rst = 1；end always #50

12、 clk = clk; always (posedge clk) begin ain = ain + 2; bin = bin +5; end復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式Verilog HDL測試 由于 t 模塊中Verilog HDL語句的功能 可以對myadder 模塊進(jìn)行測試 myadder 模塊輸入了必須的信號： rst，clk，ain，bin 觀測該模塊的輸出：sumout 看一看它是否符合設(shè)計(jì)要求。 復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式有關(guān)Verilog HDL的幾個重要基本概念 綜合：綜合： 通過工具把用Verilog HDL描述的模塊自動轉(zhuǎn)換為用門級電路

13、網(wǎng)表表示的模塊的過程。寄存器傳輸級寄存器傳輸級Verilog HDLVerilog HDL模塊：模塊：也可稱為RTL （Verilog） HDL模塊。它是符合特定標(biāo)準(zhǔn)和風(fēng)格的描述狀態(tài)轉(zhuǎn)移和變化的 Verilog HDL模塊。能用綜合器把它轉(zhuǎn)換為門級邏輯。 復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式有關(guān)Verilog HDL的幾個重要基本概念 Verilog HDLVerilog HDL測試模塊測試模塊： 用Verilog HDL描述的模塊，可以用來產(chǎn)生測試信號序列并可以接收被測試模塊的信號，用于驗(yàn)證所設(shè)計(jì)的模塊是否能正常運(yùn)行，往往不可綜合成具體門級電路。 Verilog HDLVerilog

14、 HDL頂層（測試）模塊頂層（測試）模塊： 同上。 復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式有關(guān)Verilog HDL的幾個重要基本概念 布局布線布局布線： 把用綜合器自動生成的門級網(wǎng)表（EDIF）通過運(yùn)行一個自動操作的布局布線工具，使其與具體的某種FPGA或某種ASIC工藝庫器件對應(yīng)起來，并加以連接的過程。 Verilog HDLVerilog HDL后仿真測試模塊后仿真測試模塊： 同3）、4），但被測試的模塊至少是一個門級描述的或用具體FPGA(ASIC)庫器件(帶時(shí)間延遲信息)描述的結(jié)構(gòu)型Verilog HDL 模塊。 復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式Verilog 模塊

15、由兩部分組成：端口信息和內(nèi)部功能。模塊由兩部分組成：端口信息和內(nèi)部功能。 module block1(a, b, c, d, e); input a, b, c; output d, e; assign d = a | ( b & c) ; assign e = ( b & c ); endmoduleabcde復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式Verilog HDL模塊的結(jié)構(gòu)復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式abcde復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式abced復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式Verilog HDL模塊中的邏輯表示ab

16、cde復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式而在而在 always 塊中塊中: begin 與與 end 之間是順序執(zhí)行之間是順序執(zhí)行的。的。并行和順序邏輯關(guān)系的表示復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式aout2BUFFbINVout1復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式dout2AND2i1clkout1D QDFF復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式clkDFFcD QD QabDFF復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式 clkDFFcD Qab復(fù)雜數(shù)字邏輯Veri

17、logHDL相關(guān)設(shè)計(jì)方式兩種不同的賦值語句區(qū)別要點(diǎn)。復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式 復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式 復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式 復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式- 復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式- 復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式- 復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式- 復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式 復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式 復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)

18、計(jì)方式 復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式設(shè)計(jì)項(xiàng)目舉例：設(shè)計(jì)項(xiàng)目舉例： - myproject - 可綜合部分可綜合部分 （我們想要設(shè)計(jì)的邏輯電路部分）：（我們想要設(shè)計(jì)的邏輯電路部分）： - - mk_11.v, mk_12.v , mk_13.v. - mk_21.v, mk_22.v, mk_23.v . - . - mk_81.v, mk_82.v, mk_83.v . 復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式。 復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式 中并中并不包括這個不包括這個RAM。復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式 復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式 復(fù)雜數(shù)字邏輯VerilogHDL相關(guān)設(shè)計(jì)方式復(fù)雜數(shù)字邏輯V