實(shí)驗(yàn)三用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測(cè)器的設(shè)計(jì)

1、精選優(yōu)質(zhì)文檔-傾情為你奉上 FPGA實(shí)驗(yàn)報(bào)告 實(shí)驗(yàn)名稱(chēng)：用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測(cè)器的設(shè)計(jì) 姓 名： 班 級(jí)： 電子1002班 指導(dǎo)老師： 時(shí) 間： 2013年3月27日 一、實(shí)驗(yàn)要求1、應(yīng)用有限狀態(tài)機(jī)的設(shè)計(jì)思路，檢測(cè)輸入的串行數(shù)據(jù)是否是8b。2、擬用SW3-SW0，J4接口的E8,F8,C7,D7作為系統(tǒng)輸入（系統(tǒng)由此需要設(shè)計(jì)一個(gè)8bits并行數(shù)據(jù)轉(zhuǎn)串行的模塊）3、一個(gè)7段數(shù)碼顯示譯碼器作為檢測(cè)結(jié)果的輸出顯示，如果串行序列為”，顯示A，否則顯示b（系統(tǒng)需要設(shè)計(jì)一個(gè)7段數(shù)碼顯示譯碼器模塊）4、為了顯示可控，清晰，擬用V16,D18實(shí)現(xiàn)時(shí)鐘，復(fù)位信號(hào)的輸入。2、 任務(wù)分析頂層模塊并轉(zhuǎn)串模塊串行檢測(cè)模塊

2、數(shù)碼管顯示模塊并行8bits數(shù)據(jù)clk串行數(shù)據(jù)4bits數(shù)據(jù)reset7bits數(shù)據(jù)圖2.1 設(shè)計(jì)任務(wù)框圖系統(tǒng)共包括4個(gè)模塊：1、并行數(shù)據(jù)轉(zhuǎn)串行數(shù)據(jù)模塊（xulie.v）； 異步復(fù)位，在時(shí)鐘控制下，將并行輸入數(shù)據(jù)din87:0，按照din7，din6，din5，din4，din3，din2，din1，din0的順序輸出至串行檢測(cè)模塊的輸入端口din。2、串行檢測(cè)模塊；輸入信號(hào)：din-1bit的串行輸入數(shù)據(jù)clk-同步輸入時(shí)鐘clr -異步清零信號(hào)，當(dāng)CLR=1，系統(tǒng)輸出置0，否則，系統(tǒng)正常工作。輸出信號(hào)：AB-4bits數(shù)據(jù)，如果系統(tǒng)檢測(cè)到8b的串行輸入，AB=4b1010，否則，AB=4b

3、1011。3、數(shù)碼管顯示模塊；輸入：data_in3:0 -待顯示的數(shù)值輸出：data_out6:0 -驅(qū)動(dòng)數(shù)碼管的七位數(shù)值4、消抖模塊。 由于需要用按鍵V16作為時(shí)鐘輸入，為保證實(shí)驗(yàn)效果，調(diào)用實(shí)驗(yàn)二中應(yīng)用的消抖模塊，對(duì)時(shí)鐘clk輸入信號(hào)進(jìn)行消抖。三、實(shí)驗(yàn)過(guò)程 1、構(gòu)建一個(gè)工程名為XULIEQI的工程，正確選擇器件和EDA工具。2、設(shè)計(jì)串行檢測(cè)模塊（schk.v）a)、建立新Verilog HDL模塊編輯窗口，選擇資源類(lèi)型為Verilog Module，并輸入合法文件名圖3.1 工程建立及工具選擇b)、在文本編輯窗口輸入代碼圖3.2 文本編輯附：module schk(din,clk,clr,

4、AB); input din,clk,clr; output 3:0 AB; reg 3:0 AB; reg 7:0 Q; parameter s0= 8'b,a = 8'b,b = 8'b,c = 8'b,d = 8'b,e = 8'b,f = 8'b,g = 8'b,h = 8'b,data=8'b; always (posedge clk or posedge clr) if(clr) begin Q <= s0; end else begin case(Q) s0: begin if(din=data

5、7) Q<=a; else Q<=s0; end a: begin if(din= data6) Q<=b; else Q<=s0; end b:begin if(din= data5) Q<=c; else Q<=s0; end c: begin if(din= data4) Q<=d; else Q<=c; end d: begin if(din= data3) Q<=e; else Q<=a; end e: begin if(din= data2) Q<=f; else Q<=s0; end f: begin if(

6、din= data1) Q<=g; else Q<=b; end g: begin if(din= data0) Q<=h; else Q<=s0; end h: begin if(din= data7) Q<=a; else Q<=s0; end default : Q<=s0; endcase endalways (Q) begin if(Q = h) AB <= 4'b1010 ; else AB <= 4'b1011 ; end endmoduled)、執(zhí)行綜合得到綜合后的電路，并進(jìn)行功能仿真。圖3.3 功能仿真3、

7、 串行檢測(cè)模塊（schk.v）步驟同2，附上設(shè)計(jì)結(jié)果，如下圖所示：圖3.4 功能仿真4、 數(shù)碼管顯示模塊（decled7s .v）同樣的步驟，參考實(shí)驗(yàn)二的數(shù)碼顯示模塊。5、 消抖模塊設(shè)計(jì)同樣的步驟，參考實(shí)驗(yàn)二的消抖模塊。6、 編寫(xiě)頂層設(shè)計(jì)，進(jìn)行綜合、仿真。圖3.5 綜合結(jié)構(gòu)圖圖3.6 功能仿真7、在頂層添加消抖模塊，綜合后，鎖定引腳。擬用SW3-SW0，J4接口的E8,F8,C7,D7作為系統(tǒng)輸入din87:0；采用D18按鍵為復(fù)位信號(hào)輸入；采用V16按鍵作為時(shí)鐘輸入；仍采用J2，J1的引腳為數(shù)碼管輸出引腳；50MHZ板上時(shí)鐘為消抖計(jì)時(shí)時(shí)鐘。8、 驗(yàn)證程序后，下載。9、連接輸入信號(hào)到FPGA，

8、改變撥動(dòng)開(kāi)關(guān)和按鍵，觀察結(jié)果。下載成功后，可以看到，按下按鍵即給一定的時(shí)鐘后，檢測(cè)到數(shù)據(jù)后，數(shù)碼管顯示A，否則顯示b。4、 思考題并行轉(zhuǎn)串行模塊采用Moore型狀態(tài)機(jī)：次態(tài)=f(現(xiàn)狀，輸入)，輸出=f（現(xiàn)狀）；Moore型FSM的輸出是僅由狀態(tài)寄存器驅(qū)動(dòng)的，由于狀態(tài)寄存器是同步的，所以由其驅(qū)動(dòng)的輸出邏輯也是同步的。Moore型FSM的輸出邏輯相對(duì)于Mealy型FSM的輸出邏輯簡(jiǎn)單許多，僅是對(duì)狀態(tài)寄存器進(jìn)行譯碼的組合邏輯。通過(guò)對(duì)Moore型FSM的狀態(tài)寄存器進(jìn)行恰當(dāng)?shù)鼐幋a，可以簡(jiǎn)化對(duì)狀態(tài)寄存器進(jìn)行譯碼的組合邏輯，得到更加簡(jiǎn)單的輸出邏輯。串行檢測(cè)模塊采用Mealy型狀態(tài)機(jī)：次態(tài)=f(現(xiàn)狀，輸入)，輸出=f(現(xiàn)