Maxplus Ⅱ基本操作方法

1、附錄： Maxplus 基本操作方法圖形輸入法 利用EDA工具進(jìn)行原理圖輸入設(shè)計(jì)的優(yōu)點(diǎn)是，設(shè)計(jì)者能利用原有的電路知識(shí)迅速入門(mén)，完成較大規(guī)模的電路系統(tǒng)設(shè)計(jì)，而不必具備許多諸如編程技術(shù)、硬件語(yǔ)言等新知識(shí)。 MAX+plusII提供了功能強(qiáng)大，直觀便捷和操作靈活的原理圖輸入設(shè)計(jì)功能，同時(shí)還配備了適用于各種需要的元件庫(kù)，其中包含基本邏輯元件庫(kù)（如與非門(mén)、反向器、D觸發(fā)器等）、宏功能元件（包含了幾乎所有74系列的器件），以及功能強(qiáng)大，性能良好的類(lèi)似于IP Core的巨功能塊LPM庫(kù)。但更為重要的是，MAX+plusII還提供了原理圖輸入多層次設(shè)計(jì)功能，使得用戶(hù)能設(shè)計(jì)更大規(guī)模的電路系統(tǒng)，以及使用方便精度良

2、好的時(shí)序仿真器。以傳統(tǒng)的數(shù)字電路實(shí)驗(yàn)相比為例，MAX+plusII提供原理圖輸入設(shè)計(jì)功能具有顯著的優(yōu)勢(shì)： 能進(jìn)行任意層次的數(shù)字系統(tǒng)設(shè)計(jì)。傳統(tǒng)的數(shù)字電路實(shí)驗(yàn)只能完成單一層次的設(shè)計(jì)，使得設(shè)計(jì)者無(wú)法了解和實(shí)現(xiàn)多層次的硬件數(shù)字系統(tǒng)設(shè)計(jì)； 對(duì)系統(tǒng)中的任一層次，或任一元件的功能能進(jìn)行精確的時(shí)序仿真，精度達(dá)0.1ns ，因此能發(fā)現(xiàn)一切對(duì)系統(tǒng)可能產(chǎn)生不良影響的競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象； 通過(guò)時(shí)序仿真，能對(duì)迅速定位電路系統(tǒng)的錯(cuò)誤所在，并隨時(shí)糾正； 能對(duì)設(shè)計(jì)方案作隨時(shí)更改，并儲(chǔ)存入檔設(shè)計(jì)過(guò)程中所有的電路和測(cè)試文件； 通過(guò)編譯和編程下載，能在FPGA或CPLD上對(duì)設(shè)計(jì)項(xiàng)目隨時(shí)進(jìn)行硬件測(cè)試驗(yàn)證。 如果使用FPGA和配置編程方式，

3、將不會(huì)有如何器件損壞和損耗； 符合現(xiàn)代電子設(shè)計(jì)技術(shù)規(guī)范。傳統(tǒng)的數(shù)字電路實(shí)驗(yàn)利用手工連線的方法 完成元件連接，容易對(duì)學(xué)習(xí)者產(chǎn)生誤導(dǎo)，以為只要將元件間的引腳用引線按電路圖連上即可，而不必顧及引線的長(zhǎng)短、粗細(xì)、彎曲方式、可能產(chǎn)生的分布電感和電容效應(yīng)以及電磁兼容性等等十分重要的問(wèn)題。 以下將以一位全加器的設(shè)計(jì)為例詳細(xì)介紹原理圖輸入設(shè)計(jì)方法，但應(yīng)該更多地關(guān)注設(shè)計(jì)流程，因?yàn)槌俗畛醯膱D形編輯輸入外，其它處理流程都與文本（如VHDL文件）輸入設(shè)計(jì)完全一致。1位全加器可以用兩個(gè)半加器及一個(gè)或門(mén)連接而成，因此需要首先一個(gè)半加器的設(shè)計(jì)。以下將給出使用原理圖輸入的方法進(jìn)行底層元件設(shè)計(jì)和層次化設(shè)計(jì)的完整步驟，其主要流

4、程與數(shù)字系統(tǒng)設(shè)計(jì)的一般流程基本一致。事實(shí)上，除了最初的輸入方法稍有不同外，應(yīng)用VHDL的文本輸入設(shè)計(jì)方法的流程也基本與此相同。 步驟1：為本項(xiàng)設(shè)計(jì)建立文件夾 任何一項(xiàng)設(shè)計(jì)都是一項(xiàng)工程（Project），都必須首先為此工程建立一個(gè)放置與此工程相關(guān)的所有文件的文件夾，此文件夾將被EDA軟件默認(rèn)為工作庫(kù)（Work Library）。一般不同的設(shè)計(jì)項(xiàng)目最好放在不同的文件夾中，注意，一個(gè)設(shè)計(jì)項(xiàng)目可以包含多個(gè)設(shè)計(jì)文件，例如數(shù)字頻率計(jì)。 圖A3-1 進(jìn)入Max+plusII，建立一個(gè)新的設(shè)計(jì)文件 圖A3-2 元件輸入選擇窗 假設(shè)本項(xiàng)設(shè)計(jì)的文件夾取名為MY_PRJCT，在E盤(pán)中，路徑為：E:MY_PRJCT。

5、文件夾不能用中文。 步驟2：輸入設(shè)計(jì)項(xiàng)目和存盤(pán) 1、打開(kāi)Mux+plusII，選菜單 FileNew（圖A3-1），在 彈出的File Type 窗中選原理圖編輯輸入項(xiàng)Graphic editor File，按OK后將打開(kāi)原理圖編輯窗。 2、在原理圖編輯窗中的任何一個(gè)位置上點(diǎn)鼠標(biāo)右鍵，將跳出一個(gè)選擇窗，選擇此窗中的輸入元件項(xiàng)Enter Symbol，于是將跳出如圖A3-2所示的輸入元件選擇窗。3、用鼠標(biāo)雙擊文件庫(kù)“Symbol Libraries”中的e: maxplu2max2libprim項(xiàng),在Symbol Files窗中即可看到基本邏輯元件庫(kù)prim中的所有元件，但也可以在Symbol

6、Name窗中用鍵盤(pán)直接輸入所需元件名，在按OK鍵，即可將元件調(diào)入原理圖編輯窗中。如為了設(shè)計(jì)半加器，分別調(diào)入元件and2、not、xnor、input和output（圖A3-3）并連接好。然后用鼠標(biāo)分別在input和output的PIN-NAME上雙擊使其變黑色，再用鍵盤(pán)分別輸入各引腳名：a、b、co和so。 4、點(diǎn)擊選項(xiàng)File “Save As”，選出剛才為自己的工程建立的目錄E:MY_PRJCT，將已設(shè)計(jì)好的圖文件取名為：h_adder.gdf (注意后綴是.gdf)，并存在此目錄內(nèi)。 圖A3-3 將所需元件全部調(diào)入原理圖編輯窗 注意，原理圖的文件名可以用設(shè)計(jì)者認(rèn)為合適的任何英文名（VHD

7、L文本存盤(pán)名有特殊要求），如adder.gdf(加法器)等。還應(yīng)注意，為了將文件存入自己的E:MY_PRJCT目錄中，必須在如圖A3-4的Save as窗中雙擊MY_PRJCT目錄，使其打開(kāi)，然后鍵入文件名，并按OK。圖A3-4 連接好原理圖并存盤(pán) 注意：原理圖畫(huà)好后，可以建立成一個(gè)默認(rèn)的邏輯符號(hào)，F(xiàn)lie - creat default symbol,則可以將用戶(hù)剛剛設(shè)計(jì)的電路形成一個(gè)模塊符號(hào)h_adder。圖A3-5 將當(dāng)前設(shè)計(jì)文件設(shè)置成工程文件 步驟3：將設(shè)計(jì)項(xiàng)目設(shè)置成工程文件（PROJECT） 為了使Max+plusII能對(duì)輸入的設(shè)計(jì)項(xiàng)目按設(shè)計(jì)者的要求進(jìn)行各項(xiàng)處理，必須將設(shè)計(jì)文件，如半

8、加器h_adder.gdf，設(shè)置成Project。如果設(shè)計(jì)項(xiàng)目由多個(gè)設(shè)計(jì)文件組成，則應(yīng)該將它們的主文件，即頂層文件設(shè)置成Project。如果要對(duì)其中某一底層文件進(jìn)行單獨(dú)編譯、仿真和測(cè)試，也必須首先將其設(shè)置成Projcet。圖A3-6 選擇最后實(shí)現(xiàn)本項(xiàng)設(shè)計(jì)的目標(biāo)器件 將設(shè)計(jì)項(xiàng)目（如h_adder.gdf）設(shè)定為工程文件設(shè)置成Project有兩個(gè)途徑： 1、如圖A3-5，選擇File Project Set Project to Current File，即將當(dāng)前設(shè)計(jì)文件設(shè)置成Project。選擇此項(xiàng)后可以看到圖A3-5所示的窗口左上角顯示出所設(shè)文件的路徑。這點(diǎn)特別重要，此后的設(shè)計(jì)應(yīng)該特別關(guān)注此路

9、徑的指向是否正確！ 2、如果設(shè)計(jì)文件未打開(kāi)，可如圖A3-5所示，選 File Project Name ，然后在跳出的Project Name窗中找到E:MY_PRJCT目錄，在其File小窗中雙擊adder.gdf文件，此時(shí)即選定此文件為本次設(shè)計(jì)的工程文件（即頂層文件）了。 步驟4：選擇目標(biāo)器件并編譯圖A3-7 對(duì)工程文件進(jìn)行編譯、綜合和適配等操作 為了獲得與目標(biāo)器件對(duì)應(yīng)的，精確的時(shí)序仿真文件，在對(duì)文件編譯前必須選定最后實(shí)現(xiàn)本設(shè)計(jì)項(xiàng)目的目標(biāo)器件，在Max+plusII環(huán)境中主要選Altera公司的FPGA或CPLD。 首先在Assign選項(xiàng)的下拉菜單中選擇器件選擇項(xiàng)Device，其窗口如圖A

10、3-6所示。此窗口的Device Family是器件序列欄，應(yīng)該首先在此攔中選定目標(biāo)器件對(duì)應(yīng)的序列名，如EPM7128S對(duì)應(yīng)的是MAX7000S系列；EPF10K10對(duì)應(yīng)的是FLEX10K系列等。為了選擇EPF10K10LC84-4器件，應(yīng)將此欄下方標(biāo)有Show only Fastest Speed Grades的勾消去，以便顯示出所有速度級(jí)別的器件。完成器件選擇后，按OK鍵。 最后啟動(dòng)編譯器，首先選擇左上角的MAX+plusII選項(xiàng)，在其下拉菜單中選擇編譯器項(xiàng)Compiler（圖A3-7），此編譯器的功能包括網(wǎng)表文件提取、設(shè)計(jì)文件排錯(cuò)、邏輯綜合、邏輯分配、適配（結(jié)構(gòu)綜合）、時(shí)序仿真文件提取和

11、編程下載文件裝配等。 點(diǎn)擊Start，開(kāi)始編譯！如果發(fā)現(xiàn)有錯(cuò)，排除錯(cuò)誤后再次編譯。 步驟5：時(shí)序仿真 接下來(lái)應(yīng)該測(cè)試設(shè)計(jì)項(xiàng)目的正確性，即邏輯仿真，具體步驟如下： 1、建立波形文件。按照以上“步驟2”，為此設(shè)計(jì)建立一個(gè)波形測(cè)試文件。選擇File項(xiàng)及其N(xiāo)ew，再選擇圖A5-1右側(cè)New窗中的Waveform Editer.項(xiàng)，打開(kāi)波形編輯窗。 2、輸入信號(hào)節(jié)點(diǎn)。在圖A3-8所示的波形編輯窗的上方選擇Node項(xiàng)，在下拉菜單中選擇輸入信號(hào)節(jié)點(diǎn)項(xiàng)Nodes from SNF。在彈出的窗口（圖A3-9）中首先點(diǎn)擊List鍵，這時(shí)左窗口將列出該項(xiàng)設(shè)計(jì)所以信號(hào)節(jié)點(diǎn)。由于設(shè)計(jì)者有時(shí)只需要觀察其中部分信號(hào)的波形，

12、因此要利用中間的“=”鍵將需要觀察的信號(hào)選到右欄中，然后點(diǎn)擊OK鍵即可。圖A3-8 從SNF文件中輸入設(shè)計(jì)文件的信號(hào)節(jié)點(diǎn)圖A3-9 列出并選擇需要觀察的信號(hào)節(jié)點(diǎn)圖A3-10 在Options選項(xiàng)中消去網(wǎng)格對(duì)齊Snap to Grid的選擇（消去勾） 3、設(shè)置波形參量。圖A3-10所示的波形編輯窗中已經(jīng)調(diào)入了半加器的所有節(jié)點(diǎn)信號(hào)，在為編輯窗的半加器輸入信號(hào)a和b設(shè)定必要的測(cè)試電平之前，首先設(shè)定相關(guān)的仿真參數(shù)。如圖A3-10所示， 在Options選項(xiàng)中消去網(wǎng)格對(duì)齊Snap to Grid的選擇（消去勾），以便能夠任意設(shè)置輸入電平位置，或設(shè)置輸入時(shí)鐘信號(hào)的周期。 4、如圖A3-11所示，設(shè)定仿真時(shí)

13、間寬度。選擇File項(xiàng)及其End time選項(xiàng)，在End time選擇窗中選擇適當(dāng)?shù)姆抡鏁r(shí)間域，如可選34us（34微秒），以便有足夠長(zhǎng)的觀察時(shí)間。 5、加上輸入信號(hào)?，F(xiàn)在可以為輸入信號(hào)a和b設(shè)定測(cè)試電平了。如圖A3-12標(biāo)出的那樣，利用必要的功能鍵為a和b加上適當(dāng)?shù)碾娖剑员惴抡婧竽軠y(cè)試so和co輸出信號(hào)。圖A3-11 設(shè)定仿真時(shí)間寬度圖A3-12 為輸入信號(hào)設(shè)定必要的測(cè)試電平或數(shù)據(jù) 圖A3-13 仿真波形文件存盤(pán)圖A3-14 運(yùn)行仿真器圖A3-15 半加器h_adder.gdf的仿真波形 6、波形文件存盤(pán)。選擇File項(xiàng)及其Save as選項(xiàng)，按OK鍵即可。由于圖A3-13所示的存盤(pán)窗中的

14、波形文件名是默認(rèn)的（這里是h_adder.scf），所以直接存盤(pán)即可。 7、運(yùn)行仿真器。選擇MAX+plusII項(xiàng)及其中的仿真器Simulator選項(xiàng)，點(diǎn)擊跳出的仿真器窗口（圖A3-15）中的Start鍵。圖5-15是仿真運(yùn)算完成后的時(shí)序波形。注意，剛進(jìn)入圖A3-15的窗口時(shí)，應(yīng)該將最下方的滑標(biāo)拖向最左側(cè)，以便可觀察到初始波形。 8、觀察分析波形。通過(guò)分析，圖A3-15顯示的半加器的時(shí)序波形是正確的。還可以進(jìn)一步了解信號(hào)的延時(shí)情況。圖A3-15右側(cè)的豎線是測(cè)試參考線，它上方標(biāo)出的991.ns是此線所在的位置，它與鼠標(biāo)箭頭間的時(shí)間差顯示在窗口上方的Interval小窗中。由圖可見(jiàn)輸入與輸出波形間

15、有一個(gè)小的延時(shí)量。 圖A3-16 打開(kāi)延時(shí)時(shí)序分析窗 圖5-17 半加器引腳鎖定 為了精確測(cè)量半加器輸入與輸出波形間的延時(shí)量，可打開(kāi)時(shí)序分析器，方法是選擇左上角的MAX+plusII項(xiàng)及其中的Timing Analyzer選項(xiàng)，點(diǎn)擊跳出的分析器窗口（圖A3-16）中的Start鍵，延時(shí)信息即刻顯示在圖表中。其中左排的列表是輸入信號(hào)，上排列出輸出信號(hào)，中間是對(duì)應(yīng)的延時(shí)量，這個(gè)延時(shí)量是精確針對(duì)EPF10K10LC84-4器件的。 9、包裝元件入庫(kù)。選擇File項(xiàng)的“Open”選項(xiàng)，在“Open”窗中先點(diǎn)擊原理圖編輯文件項(xiàng)Graphic Editor Files，選擇h_adder.gdf，重新打開(kāi)

16、半加器設(shè)計(jì)文件，然后如圖A3-5選擇File中的Create Default Symbol項(xiàng)，此時(shí)即將當(dāng)前文件變成了一個(gè)包裝好的單一元件，并被放置在工程路徑指定的目錄中以備后用。 步驟6：引腳鎖定 如果以上的仿真測(cè)試正確無(wú)誤，就應(yīng)該將設(shè)計(jì)編程下載進(jìn)選定的目標(biāo)器件中，如EPF10K10，作進(jìn)一步的硬件測(cè)試，以便最終了解設(shè)計(jì)項(xiàng)目的正確性。這就必須根據(jù)評(píng)估板、開(kāi)發(fā)電路系統(tǒng)或EDA實(shí)驗(yàn)板的要求對(duì)設(shè)計(jì)項(xiàng)目輸入輸出引腳賦予確定的引腳，以便能夠?qū)ζ溥M(jìn)行實(shí)測(cè)。這里假設(shè)根據(jù)實(shí)際需要，要將半加器的4引腳a、b、co和so分別與目標(biāo)器件EPF10K10的第5、6、17和18腳相接，操作如下： 1、選擇Assign項(xiàng)

17、及其中的引腳定位PinLocationChip選項(xiàng)，在跳出的窗口（圖A3-17）中的Node Name欄中用鍵盤(pán)輸入半加器的端口名，如a、b等。如果輸入的端口名正確，在右側(cè)的Pin Type欄將顯示該信號(hào)的屬性。 圖A3-18 設(shè)置編程下載方式 2、在左側(cè)的Pin一欄中，用鍵盤(pán)輸入該信號(hào)對(duì)應(yīng)的引腳編號(hào)，如5、6、17等，然后按下面的Add鍵。如圖A3-17所示分別將4個(gè)信號(hào)鎖定在對(duì)應(yīng)的引腳上，按OK鍵后結(jié)束。 3、特別需要注意的是，在鎖定引腳后必須再通過(guò)MAX+plusII的Compiler選項(xiàng)，對(duì)文件從新進(jìn)行編譯一次，以便將引腳信息編如入下載文件中。 步驟7：編程下載 首先將下載線把計(jì)算機(jī)的

18、打印機(jī)口與目標(biāo)板（如開(kāi)發(fā)板或?qū)嶒?yàn)板）連接好，打開(kāi)電源： 1、下載方式設(shè)定。選擇MAX+plusII項(xiàng)及其中的編程器Programmer選項(xiàng)，跳出如圖A3-18左側(cè)所示的編程器窗口，然后選擇Options項(xiàng)的Hardware Setup硬件設(shè)置選項(xiàng)，其窗口如圖A3-18左側(cè)所示。在其下拉菜單中選ByteBlaster（MV）編程方式。此編程方式對(duì)應(yīng)計(jì)算機(jī)的并行口下載通道，“MV”是混合電壓的意思，主要指對(duì)ALTERA的各類(lèi)芯核電壓（如5V、3.3V、2.5V與1.8V等）的FPGA/CPLD都能由此下載。此項(xiàng)設(shè)置只在初次裝軟件后第一次編程前進(jìn)行，設(shè)置確定后就不必重復(fù)此設(shè)置了。 圖A3-19 向E

19、PF10K10下載配置文件 2、下載。如圖A3-19，點(diǎn)擊Configure鍵，向EPF10K10下載配置文件，如果連線無(wú)誤，應(yīng)出現(xiàn)圖A3-19報(bào)告配置完成的信息提示。 到此為止，完整的設(shè)計(jì)流程已經(jīng)結(jié)束。VHDL文本輸入的設(shè)計(jì)可參考這一流程。圖A3-20 在頂層編輯窗中調(diào)出已設(shè)計(jì)好的半加器元件 步驟8：設(shè)計(jì)頂層文件 可以將前面的工作看成是完成了一個(gè)底層元件的設(shè)計(jì)和功能檢測(cè)，并被包裝入庫(kù)。現(xiàn)在利用已設(shè)計(jì)好的半加器，完成頂層項(xiàng)目全加器的設(shè)計(jì)，詳細(xì)步驟可參考以上設(shè)計(jì)流程： 1、仿照前面的“步驟2”，打開(kāi)一個(gè)新的原理圖編輯窗，然后在圖A3-20所示的元件輸入窗的本工程目錄中找到已包裝好的半加器元件h_

20、adder，并將它調(diào)入原理圖編輯窗中。這時(shí)如果對(duì)編輯窗中的半加器元件h_adder雙擊，即刻彈出此元件內(nèi)部的原理圖。如圖A3-20所示。 2、完成全加器原理圖設(shè)計(jì)（圖A3-21），并以文件名f_adder.gdf存在同一目錄中。 3、將當(dāng)前文件設(shè)置成Project，并選擇目標(biāo)器件為EPF10K10LC84-4。 4、編譯此頂層文件f_adder.gdf，然后建立波形仿真文件。 5、對(duì)應(yīng)f_adder.gdf的波形仿真文件如圖A3-22所示，參考圖中輸入信號(hào)cin、bin和ain輸入信號(hào)電平的設(shè)置，啟動(dòng)仿真器Simulator，觀察輸出波形的情況。 6、鎖定引腳、編譯并編程下載，硬件實(shí)測(cè)此全加器

21、的邏輯功能。 圖A3-21 在頂層編輯窗中設(shè)計(jì)好全加器 圖A3-22 1位全加器的時(shí)序仿真波形 設(shè)計(jì)流程歸納 圖A3-23所示的是利用MAX+plusII進(jìn)行設(shè)計(jì)的一般流程，因此對(duì)原理圖輸入設(shè)計(jì)和文本方式的硬件描述語(yǔ)言設(shè)計(jì)輸入都能適用。圖A3-23 MAX+plusII一般設(shè)計(jì)流程 以上的“步驟8”是一個(gè)多層次設(shè)計(jì)示例，其設(shè)計(jì)流程與圖A3-23所示的單一層次設(shè)計(jì)完全一樣，此時(shí)低層次的設(shè)計(jì)項(xiàng)目只是高層項(xiàng)目（頂層設(shè)計(jì)）中的某個(gè)或某些元件，而當(dāng)前的頂層設(shè)計(jì)項(xiàng)目也可成為更高層設(shè)計(jì)中的一個(gè)元件。 補(bǔ)充說(shuō)明(便于以后擴(kuò)展操作) 為了使以上的各設(shè)計(jì)步驟表達(dá)得更為簡(jiǎn)潔和淺顯易懂，一些需要詳細(xì)說(shuō)明的內(nèi)容未能提及，故在此作為補(bǔ)充說(shuō)明詳述如下： 1、圖A3-7編譯窗各功能項(xiàng)目塊含義如下： Compiler Netlist Extractor ：編譯器網(wǎng)表文件提取器，該功能塊將輸入的原理圖文件或HDL文本文件轉(zhuǎn)化成網(wǎng)表文件并檢查其中可能的錯(cuò)誤。該模塊還負(fù)責(zé)連接頂層設(shè)計(jì)中的多層次設(shè)計(jì)文件；此外還包含一個(gè)內(nèi)置的，